Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Работаем с ПЛИС, области применения, выбор
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38
  1. не прошивается конфигуратор XSF16f (4 ответов)
  2. FPGA devkit: cкорость передачи данных через штырьковый разъем (2 ответов)
  3. Немогу зашить Spartan3AN (8 ответов)
  4. Подскажите devbord'у (4 ответов)
  5. XPower отчет (2 ответов)
  6. Формирователь импульсов (5 ответов)
  7. QuartusII. Banks & VCCIO (5 ответов)
  8. FPGA + 4GB DDR2 (24 ответов)
  9. Переконфигурация приемопередатчиков GXB Альтеры - мучил кто? (2 ответов)
  10. FPGA cyclone 5K/10K pin 142 в чем может дело? (23 ответов)
  11. Вопрос насчет PCI IP-core для Virtex4 от начинающего (5 ответов)
  12. пара вопросов по ПЛИС и шифрованию (11 ответов)
  13. FPGA + USB 2.0 (6 ответов)
  14. Вопросы по Spartan 3e (40 ответов)
  15. ->root-complex для PCIe (-- ответов)
  16. altpll Megafunction - "коррекция" выхода (6 ответов)
  17. Acex 20mA на выход (3 ответов)
  18. Фронт выходного сигнала Virtex 6 (6 ответов)
  19. Фильтр из Matlab'a не компилируется в quartus'е (18 ответов)
  20. Использование буферов типа TRI, где посмотреть. (0 ответов)
  21. Не работает подключение входов по умолчанию (2 ответов)
  22. Cyclon III + LPC2292 (5 ответов)
  23. SVF player SAU510 + XC9500XL (1 )
  24. Симуляция Nios II for Eclipse в ModelSim (4 ответов)
  25. Кто работал с Aurora Core (0 ответов)
  26. Начала работы с ПЛИС (1 )
  27. Параллельный прием Ethernet FPGA и CPU (4 ответов)
  28. Как просуммировать нецелой число выборок ? (5 ответов)
  29. некое сравнение современных лоу-энд ПЛИС (23 ответов)
  30. JTAG usb-blaster (21 ответов)
  31. адаптер sdp-univ-44 (0 ответов)
  32. Защитные резисторы между ПЛИС и ARM, ПЛИС и SDRAM (12 ответов)
  33. Цены на радиационно стойкие ПЛИС (30 ответов)
  34. Nios II for Eclipse и ModelSim (5 ответов)
  35. Способы тестирования BRAM (1 )
  36. Xilinx ISE 13.1 (53 ответов)
  37. Altera<->FTDI (8 ответов)
  38. Как выставляется CLK_DIVIDE? (2 ответов)
  39. Констрейны для приемопередатчиков Altera GXB? (2 ответов)
  40. Вопросы по подключению Cyclone II (4 ответов)
  41. Программирование без Quartus (4 ответов)
  42. Генерация частот не кратных входной (15 ответов)
  43. PCIe . WinXP не видет BAR Memory без перезагрузки (9 ответов)
  44. FPGA - Ethernet - PC (45 ответов)
  45. на SP601 не работает код, зашитый во флэш (10 ответов)
  46. Ethernet+RGMII+Marvel+Terasic DE2+1GB data transfer rate (6 ответов)
  47. Питание для внешней платы (8 ответов)
  48. IO в MAX II (2 ответов)
  49. Конвертер RS232 - внутренняя шина FPGA (3 ответов)
  50. Clock resources Xilinx (4 ответов)
  51. SP605 SFP clock 125 MHz (8 ответов)
  52. Антидребезг контакта. (14 ответов)
  53. Контроллер SDRAM (23 ответов)
  54. DDS (4 ответов)
  55. Рассинхронизация двух IP FIFO Xilinx (15 ответов)
  56. Куда пропал cableserver.exe из ISE 12 ? (0 ответов)
  57. Конфигуратор FPGA на базе CPLD. (11 ответов)
  58. LVDS -> Spartan3 -> LVCMOS (5 ответов)
  59. Ищу встраиваемый модуль на Spartan3, 3A DSP или Spartan 6 (14 ответов)
  60. Implementation errors (6 ответов)
  61. Проблема первоначальной прошивки по JTAG (15 ответов)
  62. Трудоемкость задания на HDL (24 ответов)
  63. Вопрос по питанию 0.9V 6A Arria II GX (11 ответов)
  64. Контроллер памяти DDR2 для Altera Cyclone (49 ответов)
  65. aurora и virtex-6 (2 ответов)
  66. Как работать с 4-ым циклоном на двух фронтах на высокой частоте? (9 ответов)
  67. xilinx DDS Compiler v4.0. (4 ответов)
  68. BRAM с разной шириной портов записи и чтения (2 ответов)
  69. High-Speed NAND, которая с возможностью DDR трансферов (0 ответов)
  70. Цифровая камера D5M (0 ответов)
  71. не видно сигнала на входе (8 ответов)
  72. Программирование по JTAG (3 ответов)
  73. Critical Warning от TimeQuest (5 ответов)
  74. Spartan-6 + DDR3 (5 ответов)
  75. Проблемы с конфигурацией (2 ответов)
  76. ПЛИС для работы с Ethernet (8 ответов)
  77. Ахтунг!нужен совет. конфигурация чипа (10 ответов)
  78. Как обойти Critical Warning: PLL clock output ... feeding the core has ill (7 ответов)
  79. synplify + xilinc ngdbuild = непонятки с констрэйнами (9 ответов)
  80. Как замерить задержку на триггерах (6 ответов)
  81. USB-Blaster vs ByteBlaster (25 ответов)
  82. HD-SDI receiver (Altera SDI MegaCore Function) (2 ответов)
  83. Подскажите книжку. (2 ответов)
  84. Полуофф: Что использовать для безпроводного соединения двух DE0 плисоборд? (7 ответов)
  85. gate level simulation (2 ответов)
  86. Программирование MAX II (6 ответов)
  87. GTX трансивер в роли простого десериализатора. (9 ответов)
  88. Cross clock domain переходы (13 ответов)
  89. Ethernet on FPGA (4 ответов)
  90. Работа с MSI прерываниями (0 ответов)
  91. Где взять разъемы HSMC? (5 ответов)
  92. Вопрос новичка по ПЛИСам (8 ответов)
  93. Kernel mode driver not install Byteblaster 2 (9 ответов)
  94. Avnet регистрация (0 ответов)
  95. MAXII и KXO-200 (5V) (8 ответов)
  96. Надёжность новых серий CPLD (4 ответов)
  97. Плата с циклон (8 ответов)
  98. Как правильно переносить данные с одного на другой клок домейны (6 ответов)
  99. Open Source DMA контроллер (11 ответов)
  100. Умножители 36x32 (16 ответов)
  101. Вопросы по FPU в спартан6 (0 ответов)
  102. RTL8201BL+MAXII (1 )
  103. CycloneIII TDI на земле через несколько Ом. (5 ответов)
  104. Вопросы новичка: время задержки сигнала на ПЛИС (9 ответов)
  105. Проблема с ACEX 1k (5 ответов)
  106. Подключение TFT панели (9 ответов)
  107. Кто как борется с Cant fit 1 routing resource? (3 ответов)
  108. Отследить наличие клока (44 ответов)
  109. Отечественные производители ПЛИС (5 ответов)
  110. Подклюние PowerQUICC и FPGA (11 ответов)
  111. Проблема с LVPECL_33 Spartan6 вход (5 ответов)
  112. DCM is not placeable (7 ответов)
  113. Сдвиговый регистр длиной 2048 бит (2 ответов)
  114. С каким максимальным клоком можно сделать проект на V6? (3 ответов)
  115. Производительность ПЛИС (15 ответов)
  116. Неправильно моделируется Coregen'овское fifo (6 ответов)
  117. Не правильно работает USB - blaster (2 ответов)
  118. Первый проект на ПЛИС, есть вопросы (28 ответов)
  119. Не могу побороть сообщение Quartus (9 ответов)
  120. Насколько сложно это - освоить FPGA? (47 ответов)
  121. Post-Route Simulation (8 ответов)
  122. Прочитать Xilinx XC9536 (6 ответов)
  123. Где можно посмотреть цены на новые ПЛИС Xilinx? (8 ответов)
  124. Программирование Max II (7 ответов)
  125. Есть у кого схема parallel cable IV? (1 )
  126. перезагрузить Xilinx изнутри (1 )
  127. Не работает BUFGMUX Spartan-3 (3 ответов)
  128. Неиспользуемые выводы XC9500XL (5 ответов)
  129. в тайм квесте fmax получается меньше чем нужно (3 ответов)
  130. ModelSim Altera и задержки. (12 ответов)
  131. Встроенное в ПЛИС ОЗУ (1 )
  132. Знатоки alter'ы подскажите по lpm_shiftreg для заxilinxевевшего (6 ответов)
  133. Помогите написать констрейны (3 ответов)
  134. Вопрос по реверсивному счетчику. (3 ответов)
  135. LVDS в cyclone3- проблема с назначением выводов (3 ответов)
  136. Clock enable в quartus (7 ответов)
  137. Расшифровать (декомпилировать) POF файл (60 ответов)
  138. USB-Blaster: Rev_A vs Rev_B (8 ответов)
  139. Zero latency FIFO for Altera Stratix IV (8 ответов)
  140. Внешняя память и Virtex6/Spartan6 (21 ответов)
  141. Времянка (4 ответов)
  142. генератор импульсов (17 ответов)
  143. Не работает отлаженный код (9 ответов)
  144. sp-605 не понял (6 ответов)
  145. Не прошивается Spartan (2 ответов)
  146. Доступ к Platform Flash (6 ответов)
  147. Поиск малопотребляющего FPGA. (14 ответов)
  148. Как симулировать двунаправленную шину в Modelsim? (8 ответов)
  149. Выбор ПЛИС в начале разработки (13 ответов)
  150. Ищу отладочную плату, нужно FPGA Altera + 2*1Gb ethernet (3 ответов)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.