Помощь
-
Поиск
-
Пользователи
-
Календарь
Полная версия этой страницы:
Работаем с ПЛИС, области применения, выбор
Форум разработчиков электроники ELECTRONIX.ru
>
Программируемая логика ПЛИС (FPGA,CPLD, PLD)
>
Работаем с ПЛИС, области применения, выбор
Страницы:
1
,
2
,
3
,
4
,
5
,
6
,
7
,
8
,
9
,
10
,
11
,
12
,
13
,
14
,
15
,
16
,
17
,
18
,
19
,
20
,
21
,
22
,
23
,
24
,
25
,
26
,
27
,
28
,
29
,
30
,
31
,
32
,
33
,
34
,
35
,
36
,
37
,
38
Cyclone V, мегафункция Altera PLL
(6 ответов)
Надежность программы от объема используемых ячеек
(15 ответов)
плис с встроенным радиотрансивером
(5 ответов)
Проблемы с Cyclone V
(32 ответов)
Интерфейсная плата Bitcoin
(8 ответов)
Кто-нибудь подключал к ПЛИС оптику
(6 ответов)
Странное поведение Questa
(10 ответов)
WizNET и FPGA
(23 ответов)
Terrasic USB Blaster и WIN10
(7 ответов)
как правильно вывести двунаправленный порт в EDK для SPARTAN.
(2 ответов)
добавление новых файлов в ip ядро microblaze
(1 )
Управляемый делитель тактовой частоты(клоков)
(18 ответов)
Резисторы между Artix и Sodimm DDR2
(1 )
Modelsim 10.4
(10 ответов)
Cyclone V,
(4 ответов)
Применение ПЛИС и конкретные проекты
(14 ответов)
Kintex индустриальный плохо себя ведет при -40
(28 ответов)
Опасная ли ошибка с выбором стандарта I/O?
(7 ответов)
приём данных по протоколу UART
(7 ответов)
Приём данных в ПЛИС по внешнему клоку
(20 ответов)
Генератор 16 тактовых LVDS сигналов
(30 ответов)
Циклон 5 ошибка назначения пинов
(9 ответов)
Как удалить DC после FFT
(7 ответов)
Умножение в ПЛИС.
(32 ответов)
Прошивка MAX10 из самой конфигурации
(5 ответов)
IGLOO nano - каково реальное потребление
(4 ответов)
Xilinx KC705 + AD FMCOMM1 в Simulink
(0 ответов)
Заливка прошивки через ножку
(7 ответов)
Кварцевый генератор для ПЛИС
(65 ответов)
MAX10, Dual Boot
(3 ответов)
Выбор ПЛИС
(28 ответов)
Переход на более высокую частоту клока
(10 ответов)
Почему от генератора всё работает
(22 ответов)
Jesd204b & Cyclone V GT
(7 ответов)
Работа по SFP Altera
(1 )
Uart Altera
(5 ответов)
Обращение к flash epcs16
(8 ответов)
Поднять Ethernet на ПЛИС Altera
(4 ответов)
Проблемы при загрузке прошивки в ПЛИС
(6 ответов)
Artix+ПЗУ spi
(12 ответов)
Lattice MachXO2 (Diamond 3.5)
(26 ответов)
Поменяться китами KC705 (Kintex) на AC701 (Artix) на время
(0 ответов)
Переходник для ПЛИС
(6 ответов)
Оценка объёма конфиг. ППЗУ
(13 ответов)
Мегафункция ALTMEMPHY
(11 ответов)
пк <-> usb <-> плис
(18 ответов)
одновременный запуск трансляции программ на нескольких процессорах
(4 ответов)
QSGMII in Altera
(4 ответов)
Проблема с local_init_done в контроллере DDR2 (Altera)
(3 ответов)
загрузка прошивки в ПЛИС
(9 ответов)
Декомпилировать прошивку Альтеры
(6 ответов)
Lattice CPLD, вопрос по прошике
(0 ответов)
Констрейн на двухпортовый фифо
(7 ответов)
Вопрос по Altera MAX 10
(3 ответов)
Как правильно описать интерфейс на DDR регистрах?
(10 ответов)
что значат цифры в маркировке?
(18 ответов)
Захват MMCM
(3 ответов)
Camera Link Transmitter на Spartan 6 lxt
(0 ответов)
PS Configuration for EP4CE6Е22
(3 ответов)
Xilinx Artix-7. Вкл/Выкл питания банка (ов) в процессе работы.
(0 ответов)
Constraint для clock domain crossing в Altera
(4 ответов)
Spartan-7
(3 ответов)
Временные констраины синхронных интерфейсов
(13 ответов)
Проблемы с программированием JTAG цепочки
(10 ответов)
Помогите разобраться новичку
(9 ответов)
DDRx sodimm и FPGA
(6 ответов)
Не грузится EP4CE30F29
(2 ответов)
Необходима ли защита от метастабильности на входах ПЛИС Xilinx?
(7 ответов)
Clock Recovery из 8B10B
(14 ответов)
Altera, Cyclone III. Как работать с дифференциальными сигналами
(5 ответов)
Проблема с Impact 14.6 (svf verification fail on BPI flash)
(0 ответов)
Минимальная длительность тактового импульса.
(31 ответов)
Умножение на максимальной частоте
(3 ответов)
Схемы управления клоком - вопросы.
(24 ответов)
Xilinx Spartan 3E - вопрос совсем чайника
(4 ответов)
Altera Quartus II
(3 ответов)
какие альтеровские SoC, выше cyclon-а реально доступны?
(5 ответов)
Не могу промоделировать процессор NIOS II в multisim altera
(0 ответов)
Передать по USB c ПЛИС на ПК
(21 ответов)
Как сбросить синхронный триггер без клока?
(13 ответов)
IODELAYE1
(16 ответов)
Назначение Generics из Tcl для симуляции, ISE 14.7
(0 ответов)
Выбор между клоковыми буферами
(6 ответов)
разработка устройства с плис
(2 ответов)
PLL normal mode для cyclone 5
(0 ответов)
Spartan 6 и его Memory Controller
(3 ответов)
M9K Altera не записывает некоторые данные
(20 ответов)
Full Adder vs DPS48, что быстрее.
(23 ответов)
Жк дисплей Spartan 3e
(2 ответов)
Проблемы с MIG Spartan6
(11 ответов)
Параллельное программирование MAX 7000S
(16 ответов)
Проблема c Cyclone 1
(9 ответов)
Реализация Ethernet. Cyclone 3+ 88E1111+ DDR2 ISSY
(4 ответов)
Калибровочный пин OCT контроллера DDR3
(1 )
Интерфейс I2C
(7 ответов)
Какой производительности bruteforce SHA-1 на FPGA можно достигнуть ?
(9 ответов)
Xilinx Platform Cable USB. Как понизить скорость?
(0 ответов)
Частота работы ножки ввода/вывода и тактирование
(7 ответов)
Загрузка в active serial и режим user i/o для ASDO + nCSO
(12 ответов)
MIPI M-PHY на FPGA
(2 ответов)
Прошивку Плис загрузить на флешку используя свое ПО
(20 ответов)
Virtex и Ethernet
(0 ответов)
Как передать все возможные значения счётчика из одного клокового домена в другой?
(50 ответов)
передача данных по UARTу
(3 ответов)
Vivado 2015.2 Inter-Clock Paths
(2 ответов)
timing in Vivado
(11 ответов)
ПЛИС и вопрос импортозамещения
(16 ответов)
Аналоги EPCS и EPCQ для космоса
(0 ответов)
Позитивные результаты синтеза и печалька с имплементацией
(28 ответов)
Попинайте идею (ffmpeg на плис)
(13 ответов)
Q13.1, Cyclone IV: MemoryCompiler/FIFO
(16 ответов)
Constraints в Vivado
(3 ответов)
Делитель двух клоков с синхронизацией
(20 ответов)
помогите разобраться с кодом
(26 ответов)
Приемо-передатчик на плате Cyclone 4
(4 ответов)
zynq ultrascale
(5 ответов)
DDR2 burst Read
(2 ответов)
Xilinx ROM 72x512
(16 ответов)
Какой разрядности цифрового CORDIC гетеродина дотсаточно?
(14 ответов)
Первый старт Cyclone V
(32 ответов)
Ошибка в описании на Cyclone V E KIT
(0 ответов)
Специфические констрейны
(12 ответов)
FIFO (CPLD+SRAM)
(49 ответов)
MAXII + SRAM
(9 ответов)
Сброс SPI (Verilog)
(28 ответов)
Fractional-N PLL cascading Cyclone V в Modelsim
(2 ответов)
Altera remote update
(22 ответов)
LDPC-кодер на FPGA
(18 ответов)
Связь между ПЛИС, посоветуйте пож-та
(14 ответов)
мультипортовая DDR2 spartan6
(2 ответов)
Умножение 64 бит на константу с переполнением.
(22 ответов)
800 mbps DDR LVDS 400 МГц clk входная шина на Altera и Xilinx
(0 ответов)
Память на плис
(30 ответов)
Запуск серии тестбенчей в ISIM в фоне.
(5 ответов)
плата Digilent Nexus 3 (Xilinx Spartan 6) + ЦАП R-2R = искажения
(9 ответов)
Подключение Ethernet MAC
(13 ответов)
разница в двух ПЛИСах циклон
(2 ответов)
Автогенерация версии
(3 ответов)
ПЛИС для цифрового аудио
(20 ответов)
У кого есть пару чипов Cyclone V
(3 ответов)
Чем прошить загрузочное ПЗУ на отладочной плате со Spartan6
(2 ответов)
Не запускается плата Xilinx ml505
(5 ответов)
Camera Link Base
(6 ответов)
Считать конфигурацию из плис
(7 ответов)
Подать тактовую частоту
(16 ответов)
Coolrunner-II, Max2 или Мах5
(11 ответов)
Есть ли способ получиь назад конфигурационный массив из FPGA?
(1 )
Spartan 6 - DDR3 Sniffer (Подслушать данные)
(10 ответов)
Обращение к SRAM, нет данных на выходе.
(19 ответов)
Алгоритм ECC
(7 ответов)
Для просмотра полной версии этой страницы, пожалуйста,
пройдите по ссылке
.
Invision Power Board © 2001-2025
Invision Power Services, Inc.