Для макеток с ПЛИС существуют платы расширения. Среди них есть ЦАП, АЦП с частотами дискретизации более 500 мега выборок в секунду FPGA Mezzanine. Я не могу понять, как обрабатывать такой поток данных в ПЛИС? Ведь тактовая частота схем в ПЛИС не превышает 400-500 МГц, а часто еще ниже. Или эти ЦАП, АЦП используются не с ПЛИС? Вопрос для меня пока чисто теоретический, т.к. я на таких частотах ничего не делал.

Почти все высокоскоростные АЦП/ЦАП используют LVDS интерфейс для ввода/вывода цифровых данных. И в интерфейсе том далеко не одна единственная дифф.пара, а весьма солидный пучок.

Вот например 12-и битный АЦП на 1-GSPS ADS5400 может использовать все свои 24 дифф.пары для передачи данных, да еще в DDR режиме. Т.е. частота клока уже «всего лишь» 250МГц.

Кроме этого, все «настоящие» FPGA имеют встроенные аппаратные SERDES-ы на тактовые частоты до 1ГГц и выше, т.е. источник/приемник данных внутри FPGA может работать с частотой еще в 2…8 раз ниже. Ну и до кучи большинство базовых операций ЦОС (фильтры, up/down-конверторы, модуляторы/демодуляторы и все такое) хорошо распараллеливаются.

А вообще читайте аппноты Xilinx/Altera, они много пишут про подключение высокоскоростных АЦП/ЦАП к своим кристаллам. Ну и даташиты на сами АЦП/ЦАП, вот например в описании на шустрый ЦАП DAC5681 (16-бит и тоже 1.0 GSPS) есть пара картинок на эту тему.

параллельно

Ясно.

Каждый разряд передается ЦАП, АЦП отдельным гигабитным приемопередатчиком. Данные поступают на обработку не по одному отсчету, а пачками.
Внутри ПЛИС место одного вычислителя, например, параллельного КИХ фильтра, делается несколько вычислителей. Каждый обрабатывает свой отсчет.
За один такт вычисляется несколько выходных отсчетов.