Добрый день!

Есть группа из 16 диф. пар проводник/зазор - 0.1/0.1. Необходимо обеспечить зазор между соседними парами 0.3.
Группа объединена в NetClass и ему назначено ограничение Spacing Constraint в котором задан зазор line2line 0.3.
При таких условиях DRC выдает ошибку.

Что я делаю не так?

Подскажите пожалуйста, как можно задать ограничение для зазоров между соседними дифф. парами в Allegro PCB Editor?

Пользуюсь
Allegro PCB Editor 16.2.

Посмотрите здесь.

Или делать руками, или назначать дифф. парам разные классы. А затем указывать нужный зазор между классами.
Если делать в лоб то это 16 классов. Если исхитриться то 2 класса, чередую их между собой.

Я делаю руками...

А что, никто не работает хотя бы в версии 16.3? Ведь в ней описанная мной прцедура действует и все элементарно задается в констрейнах. Другое дело, что такое описание обычно заканчивается добавлением минимум двух Constraint Region, чтоы обойти заданные ограничения в исходных точках таких пар...

Нажмите для просмотра прикрепленного файла

Спасибо!

Убрал в группе Net Class-Class Spacing constraint (оставил Default) и вручную изменил Line-Line Spacing. Так заработало и DRC не ругается.