Первое что хотелось бы спросить, кто работал с Clocked Video output, возможно ли его подключить к TFT панельи (параллельное подключение) или же этот компонент используется только для организации DVI выхода?

Второе, кто работал с Test Pattern Generator, возможно ли его подключить к Video Sync Generator? у меня не получается после всех настроек выдаёт ошибку:
Error: System.alt_vip_tpg_0.dout/timing_adapter_0.in: The sink has a empty signal of 2 bits, but the source does not.
Искал в интернете, конкретного ответа не нашёл кроме как вручную править verilog файлы добавляя/удаляя лишние биты (Altera Forum). Хотелось бы обойтись без "гемороя".


Третье, может есть у кого простой примерчик вывода картинки (любого тестового изображения/цвета) на дисплей что бы было от чего отталкиваться в изучении ... перебрал наверное все примеры на сайте Altera, похоже что разработками Video/Images для неё заниматеся фирма NEEK, но примеры у них рассчитаны на "жирные" платы, которых у меня нет, так и пример вывода изображения с использованием OS и 30 листов исходников не способствует быстрому старту.

А чем собираетесь выводить видео? У меня на отладке TFP410. Там все просто - генерите синхронизацию и передаете RGB.

У меня TFt панель без контроллера, с параллельной шиной данных 24-бита, H-sync, V_sync, dclk, и DE (опционально). На Verilog я уже писал подобие видеоконтроллера для вывода данных на дисплей. Теперь надо сделать то же для Nios II. вариант "обернуть Verilog" в Qsys компонент не подходит (знаний пока не хватает да и потребуется значительная переработка).

Поэтому и ищу способ подключить дисплей и примерчик бы неплохо. А то так и придётся писать самому компонент(

Использую Verilog без всяких процессоров. Так, что здесь не помогу.

Подключите test pattern generator к Clocked Video output. Задайте этим компонентам параметры, соответсвующие вашему тфт и увидите картинку на дисплее. А дальше развивайте идею.
Если нет "жирной" платы, то тогда может лучше делать свои компоненты, они будут меньше. А вообще из компонентов VIP в циклон2 на 8 кЯчеек влезает вывод PAL сигнала на дисплей.

Подскажите вот какой момент, не совсем понимаю в чём различие компонентов "clock video output" и "video sync genegator"? В общем это 2 компонента выполняющие одну и ту же функцию? или есть какие то принципиальные отличия?

Сlock video output умеет управлять панелью c параллельной шиной. Video sync genegator - это генератор видеосинхронизации. Между ними нет ничего общего: первый - преобразователь сигнала из одного формата в другой, второй - генератор сигнала.

На сколько я понимаю "clock vidoe output" - продвинутый видео-контроллер, в то время как "video sync genegator" более простой генератор развертки. В своей работе "clock vidoe output" не использовал но тогда, когда Вы в разместили этот пост, я решил посмотреть что это за ядро. Впечатление неоднозначное - с одной стороны в режиме DVI ядро вроде бы генерит 24битовые данные но с другой стороны складывается впечатление что эти данные предназначены для подячи не на вход DVI предатчика (если бы это было так то ядро смело можно подключать к панели) а для подачи на P2S ковертер (в коде ядра присутствуют вставки характерные для физического уровня DVI).
На мой взгляд все же имеет смысл написать код самостоятельно. Сделайте сначала генератор развертки, а для проверки, в качестве данных подайте например значение счетчика. Вы должны увидеть полосы меняющиеся по интенсивности. А на следующем этапе можно и прикрутить развертку изображения.

А примеры на сайте альтеры смотрели? Под отладку на 3ем циклоне есть пример SOPC системы с дисплеем у которого похожие сигналы, с которыми вы хотите справиться. Вот ссылка на плату может примеры вам чем нибудь помогут.
Присоединяюсь к варианту с самописным ядром, никаких лишних фич, и в дальнейшим опыт будет полезен.

Да все примеры смотрел, но в большинстве случаев примеры используют много оперативной памяти (SDRAM), а у меня мало (SSRAM), поэтому заказал "Altera DE2-115 Development and Education Board" попробую на ней и отпишусь что получилось для тех кому интересно.

По поводу video sync genegator, у кого нибудь получалось прицепить к нему test pattern generator? Quartus ругается на наличие неподключенных пинов при подключении одного компонента к другому. Но на форуме Alter'ы я вроде находи "подключение с бубном" но что то там как то не полно был расписан процесс редактирования сгенерированных verilog файлов) Вобщем то хотелось бы узнать одинаковые ли интерфейсы у этих компонентов?