Форум разработчиков электроники ELECTRONIX.ru

svedach

Mar 17 2012, 20:26

Уважаемые, в параметрах ядра MCB задал множители и делители что бы эффективная частота была 750 МГц (раньше была 650 МГц). После роута выдает следующее:

Код

Timing constraint: TS_XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180 = PERIOD         TIMEGRP "XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180"         TS_CLK_100MHZ / 7.5 PHASE 0.666666667 ns HIGH 50%;
  0 paths analyzed, 0 endpoints analyzed, 0 failing endpoints
  1 timing error detected. (1 component switching limit error)
  Minimum period is   1.499ns.
--------------------------------------------------------------------------------

Component Switching Limit Checks: TS_XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180 = PERIOD
         TIMEGRP "XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180"
         TS_CLK_100MHZ / 7.5 PHASE 0.666666667 ns HIGH 50%;
--------------------------------------------------------------------------------
Slack: -0.166ns (period - min period limit)
   Period: 1.333ns
   Min period limit: 1.499ns (667.111MHz) (Tmcbcper_PLLCLK)
   Physical resource: XLXI_5/MemoryController/memc4_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/samc_0/PLLCLK1
   Logical resource: XLXI_5/MemoryController/memc4_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/samc_0/PLLCLK1
   Location pin: MCB_X0Y3.PLLCLK1
   Clock network: XLXI_5/MemoryController/c4_sysclk_2x_180
--------------------------------------------------------------------------------

Не могу найти, что за параметр такой Tmcbcper_PLLCLK...

Bad0512

Mar 18 2012, 08:49

Цитата(svedach @ Mar 18 2012, 03:26)

Уважаемые, в параметрах ядра MCB задал множители и делители что бы эффективная частота была 750 МГц (раньше была 650 МГц). После роута выдает следующее:

Код

Timing constraint: TS_XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180 = PERIOD         TIMEGRP "XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180"         TS_CLK_100MHZ / 7.5 PHASE 0.666666667 ns HIGH 50%;
  0 paths analyzed, 0 endpoints analyzed, 0 failing endpoints
  1 timing error detected. (1 component switching limit error)
  Minimum period is   1.499ns.
--------------------------------------------------------------------------------

Component Switching Limit Checks: TS_XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180 = PERIOD
         TIMEGRP "XLXI_5_MemoryController_memc4_infrastructure_inst_clk_2x_180"
         TS_CLK_100MHZ / 7.5 PHASE 0.666666667 ns HIGH 50%;
--------------------------------------------------------------------------------
Slack: -0.166ns (period - min period limit)
   Period: 1.333ns
   Min period limit: 1.499ns (667.111MHz) (Tmcbcper_PLLCLK)
   Physical resource: XLXI_5/MemoryController/memc4_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/samc_0/PLLCLK1
   Logical resource: XLXI_5/MemoryController/memc4_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/samc_0/PLLCLK1
   Location pin: MCB_X0Y3.PLLCLK1
   Clock network: XLXI_5/MemoryController/c4_sysclk_2x_180
--------------------------------------------------------------------------------

Не могу найти, что за параметр такой Tmcbcper_PLLCLK...

В стандартном режиме MCB блок может работать на максимальной частоте 667 MHz, для того чтобы использовать extended mode (до 800 MHz) надо во-первых
поднять напряжение ядра, а во вторых добавить в UCF вот такую строчку :
CONFIG MCB_PERFORMANCE= EXTENDED;

svedach

Mar 18 2012, 09:58

Спасибо. А в этом режиме работать будет стабильно? Или при изменении внешних условий (влажности, температуры) могут наблюдаться глюки?

Bad0512

Mar 18 2012, 10:40

Цитата(svedach @ Mar 18 2012, 16:58)

Спасибо. А в этом режиме работать будет стабильно? Или при изменении внешних условий (влажности, температуры) могут наблюдаться глюки?

Ну это уже не ко мне вопросы - тут вам надо документацию читать. Но думаю что Xilinx не стал бы описывать extended mode если бы в этом режиме наблюдались какие-то глюки.