День добрый, всем.
Пытаюсь разобраться с Квартусом 10.1. Начал по туториалам с простейших схем в визуальном редакторе и на языке Verilog. Проекты компилятся, вроде получается. Единственно по туториалам, есть способ функционального моделирования через пункт меню Processing\Generate Functional Simulation Netlist с последующим созданием Verification\Debugging Files\Vector Waveform File. У меня нет ни того, ни другого. Подскажите как в 10.1 провести функциональное моделирование? И второй вопрос не так важен, но все же спрошу, как получить визуализацию написанного модуля на Verilog?

.