Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Проблема с Quartus Web Edition
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
dde29
Столкнулся с Quartus II 9.1 Web Edition.
Создал проект - где присутсвует циклическое ФИФО.
Суть проекта.
тактовый вход - LVDS - 160МГц
выходная шина данных - LVDS - 16 бит

фифо циклически выдает данные на выход с частотой 160 МГц.

После компиляции в PinPlanner должны присутвовать выходные пины - положительные и отрицательные составляющие LVDS сигналов.
Положительные присутствуют все а отрицательных половина нет.
Тот же самы проект создал и Quartus II 9.0 Web Edition - такая же вата.

Может кто сталкивался с этим глюком - можно ли его как-то побороть?
Александр77
Насколько понимаю, "положительный" и "отрицательный" выводы сигнала уже прописаны раз и навсегда в самом кристале. Может будет достаточно просто открыть экселовский файл и посмотреть в нем?
dde29
Цитата(Александр77 @ Mar 22 2012, 20:58) *
Насколько понимаю, "положительный" и "отрицательный" выводы сигнала уже прописаны раз и навсегда в самом кристале. Может будет достаточно просто открыть экселовский файл и посмотреть в нем?


Понятно, что положительные и отрицательные сигналы надо подключать к конкретным выводам ПЛИС - Differential Paires - или как там.
Но выбирать куда конкретно подколючать дифференциальные сигналы, т.е. на какие пары пинов - выбираю я сам.
Так вот в Pin Planner не прописаны все отрицательные сигналы - какие-то отсутствуют - именно в этом проблема!
Копейкин
Так, может, они назначаюся автоматически, при задании типа интерфейса и вывода мс для положительного пина?
Можно посмотреть на рисунке размещения пинов...
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.