Добрый день. заниматься Verilog'ом Quartus'ом и плис стал не так давно, поэтому не судите строго.
суть проблемы в следующем:
имеется код на verilog, при компиляции в quartus на EP2S180F1020C3 дает следующую характеристику:


Info: Clock "clk_2" has Internal fmax of 273.67 MHz between source register "BUF2_64_Im[14][7]" and destination register "altmult_add:Add3_rtl_1|mult_add_8nm3:auto_generated|mac_mult2~DATAOUT7" (period= 3.654 ns)

вот этот участок в технолоджи мап вьювер


здесь происходит перемножение двух 16 разрядных signed переменных.

необходимо повысить частоту срабатывания.как это сделать?
заменить 16*16 на два 8*8?нет ли реализации такого примера?

Задать constraints на это место, чтобы Квартус его оптимизировал на скорость по максимуму.

с constraints сталкиваюсь в первый раз если честно..

т.е. необходимо сделать sdc файл, в котором будет прописано:

set_max_delay -from [get_ports BUF2_64_Im[14][7]] -to [get_ports altmult_add:Add3_rtl_1|mult_add_8nm3:auto_generated|mac_mult2~DATAOUT7] 2.000

затем откомпилировать все вместе и посмотреть результат?

Ага. А вот с тем, что там будет прописано, придется попыхтеть: почитать доки, попробовать много раз, проанализировать результаты, почитать форумы Алтеры, и т.п.

Квартус - он довольно умный. Только ему трудно объяснить, чего от него требуется получить.

=AK=,спасибо!