Cyclone IV E, UBGA256, DDR2 memory x32, Altmemphy.

Двунаправленные пины DQ, DQM, DQS - в банках 3,4,6,7. В банках 2 и 5 размещены только адреса и управление - output only.
Все пины - SSTL Class 1; Все банки - VCCIO=1.8V

В банках 3,4,6,7, с двунаправленными DQ, DQS, пины VREF этих банков 3,4,6,7 подключены к VREF_DDR2 = VCCIO/2. Это мне понятно.

А вот нужно ли пины VREF банков 2,5 - где есть SSTL Class 1 выходы только - подключать к VREF_DDR2?

Или лучше оставить пины VREF банков 2,5 - где только выходы - неподключенными?

После чтения "JEDEC STANDARD Stub Series Terminated logic for 1.8V (SSTL_18)", JESD8-15A.pdf, стр.4 (проще всего здесь, например http://www.scribd.com/doc/53258368/JESD8-15A)
я оставил пины VREF банков 2,5 неподключенными, так как вроде бы все очевидно.
Но - как выходной каскад реализован в Cyclone IV E, altera его знает...

Интересует ваш опыт и ваше мнение.