Прошу сильно не бить новичка за глупый вопрос, но...

Почему IN-pin ведет себя как LowOutput-pin в CPLD?

Описал на VHDL:
library ieee;
use ieee.std_logic_1164.all;
USE ieee.Std_logic_unsigned.ALL;
entity Main is
port ( MyPIN: in std_logic );
end;

Назналил MyPIN на определенный пин CPLD (все делал в Quartus II)
Этот пин подтянут к 3,3В через резистор 4,7кОм.
В результате на пине лог. "0", через резюк течет 670мкА.
Выставил HiZ на пин - все ок, ток небольшой, лог. "1".

Это нормально для CPLD или нет?

Что нормально для CPLD? То что входе есть некий уровень?
Если он у Вас висит в воздухе, то ненормально, если к чему то присоединен, то почему бы и нет, просто это что-то ставит логический "0". Правда, скорее верю в первый вариант, иначе выставление HiZ на входе (поверьте мне на слово, на неподсоединенном, неподтянутом входе по определению третье состояние, там не нужно ничего ставить, да и как это у Вас получилось-то для входа? ), оставило бы его в "0".
Если Вы про ток, нормальный ли, то вспомним про закон Ома и увидим, что все нормально.
Если Вы про код, то, конечно, ненормально: где Вы видели модуль с одним входом, без выходов. Синтезатор должен с ума сойти от такого безобразия.