У меня процедурный вопрос 8О)
Если я правильно понимаю, то для связи с внешней по отношению к Avalon логикой нужно использовать
Avalon ST Source? Его уже можно подцепить к Avalon Streaming Sink например к SGDMA.
В GUI SOPC ничего более подходящего чем
New component/Templates/Add Typical Avalon St Source
я не нашел. Цеплаю его к SGDMA - получаю:
Error: avalonsrc_0.out0/sgdma_0.in: The sink has a startofpacket signal of 1 bits, but the source does not.
Error: avalonsrc_0.out0/sgdma_0.in: The sink has a endofpacket signal of 1 bits, but the source does not.
Error: avalonsrc_0.out0/sgdma_0.in: The sink has a empty signal of 2 bits, but the source does not.
Но и это в принципе не главное. Мне не понятен Tool Chain
Внешняя логика будет подключаться когда будет сгенерирован символ (или VHDL файлы)?
То есть нужно создать VHDL сущность более высокого уровня чем NIOS компоненты и мои
юзерские компоненты и там их сигналами склеить?
А то понимаешь дали мне инструмент с навороченой GUI а в нем непонятно как склеивать
Полная версия этой страницы: Avalon ST Source
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Цитата(anatolich @ Apr 17 2012, 19:19) 
Если я правильно понимаю, то для связи с внешней по отношению к Avalon логикой нужно использовать
Avalon ST Source? Его уже можно подцепить к Avalon Streaming Sink например к SGDMA.
Avalon ST Source? Его уже можно подцепить к Avalon Streaming Sink например к SGDMA.
А чем вас компонент PIO (Parallel I/O) не устраивает для связи с внешней логикой?
Для связи с простой логикой лучше использовать PIO как написано выше. А ST-шный интерфейс немного для другого предназначен. Если не смотрели документацию на NIOS, то рекомендую ее почитать, там многие вещи неплохо описаны, как минимум помогают сэконосить время.
Конечно читаю. К сожалению там описаны компоненты, но какой с каким можно соединять и как -
приходится искать в многочисленных примерах.
Собрал цепочку PIO-DMA-PCIe (soft, у меня принципиально проект на Циклоне IV E )
пока в основном для того чтобы разобраться с тулчейном
Вчера все в квартусе откомпилировалось, а сегодня
Error (204012): Can't generate netlist output files because the file "C:/Altera/Projects/proba/ip_compiler_for_pci_express-library/pciexp64_dlink.v" is an OpenCore Plus time-limited file
а как мне без нетлиста симулиться в МоделСим
Да, если отключить МоделСим - все нормально компилица.
Как же мне теперь просимулиться
приходится искать в многочисленных примерах.
Собрал цепочку PIO-DMA-PCIe (soft, у меня принципиально проект на Циклоне IV E )
пока в основном для того чтобы разобраться с тулчейном
Вчера все в квартусе откомпилировалось, а сегодня
Error (204012): Can't generate netlist output files because the file "C:/Altera/Projects/proba/ip_compiler_for_pci_express-library/pciexp64_dlink.v" is an OpenCore Plus time-limited file
а как мне без нетлиста симулиться в МоделСим
Да, если отключить МоделСим - все нормально компилица.
Как же мне теперь просимулиться
Цитата(anatolich @ Apr 19 2012, 11:18)
Error (204012): Can't generate netlist output files because the file "C:/Altera/Projects/proba/ip_compiler_for_pci_express-library/pciexp64_dlink.v" is an OpenCore Plus time-limited file
Ну как вариант можно сделать что бы OpenCore было не TimeLimited) Это довольно легко)
Цитата(Orochi @ Apr 20 2012, 09:23)
Ну как вариант можно сделать что бы OpenCore было не TimeLimited) Это довольно легко)
толстый намек на crack ?
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.