Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Ошибка при упаковке дизайна
Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Разрабатываем ПП в САПР - PCB development > Cadence
vts
Подскажите где искать причину сбоя при упаковке дизайна.
Создал проект muxes6_1 и дизайн muxes6.1. Нарисовал схему и сохранил ее. Появившиеся при сохранении ошибки исправил. Пытаюсь упаковать дизайн:
этап Netlisting проходит а на этапе Package пишет что сбой EBD потому что не найден файл *.sir в директории worklib\muxes6#2e1. А в директории worklib почему-то сформировались две папки muxes6 и muxes6#2e с одинаковым набором файлов. Не знаю что формирует этот файл и где искать ошибку.
Uree
Design HDL имеет очень жесткие ограничения на использование символов. Точки, пробелы, большие буквы(!) - точно недопустимы. Так что об использовании точки в названиях чего-бы то ни было, что будет писаться на диск - забудьте.
vts
Спасибо! Попробую все переделать
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.