В проекте Virtex2 c фаноутом на опорном клоке 1050 цепей skew по отчету составил 240 пс. Клок заведен через bufg. Подскажите, как реализован механизм выравнивания skew на кристале ?
в глобальной матрице ведь нет pll, и если даже просто клок задерживать во всех узлах кроме загруженных, по моему тоже получится хрень. Кроме того, насколько я понимаю процесс выравнивания должен быть динамическим (ведь не все триггеры квадранта в каждом такте щелкают... ) Значит, механзмы синхронизации в матрице должны быть динамическими и реализованными в аналоге ?

Клоки в FPGA заводятся через специальные Clock Distribution Tree (или Network) (на кристале). Они именно для этого и сделанны
http://www.acsel-lab.com/Projects/clocking...istribution.htm
http://cas.ee.ic.ac.uk/people/nps/papers/s...08icfpt_pre.pdf

мммм. вкусненькие ссылочки, благодарствую.