Обнаружил на мой взгляд странную ошибку.

Есть такой процесс:






clk - 166 MHz

reset_p - асинхронный, но крайне длительный >100 ms

init_val - это константа.

data_en возникает намного позже reset_p

Я обнаружил при помощи ChipScope, что иногда reg_a инициализируется неправильным значением. После того, как я сделал reset_p синхронным - всё стало нормально.

Собственно вопрос - откуда здесь может быть ошибка ? Скорее всего reset_p заводится на входы сброса/установки, длительность reset_p очень большая. Времени на установку более чем достаточно. Получается, что ошибка возникает при асинхронном снятии reset - вместо сброса в 0 возникает установка в 1. Не понимаю.

Как-то привык в процессе не "анализировать" состояние внешнего сигнала напрямую.
Завожу переменную например
variable reset_s:std_logic
И в самом процессе синхронно присваиваю значение.
reset_s:=reset;
Далее уже обработка.
Длинных реакций на такой синтез не наблюдал..

У Вас описан регистр с синхронным сбросом. А сигнал сброса - асинхронен. Непорядок. Когда Вы его снимаете в произвольный момент времени, это может случиться аккурат в момент фронта клока. И тогда опаньки - метастабильность.

Косвенным подтверждением является исчезновение эффекта после того как сигнал стал синхронен.

Была подобного рода ошибка - многоразрядный счетчик после сброса устанавливался не в 0, а в 1. При подробном изучении оказалось, что сброс подмешивался к данным на вход триггера и в определенный момент была гонка - переключался клок и сброс примерно одновременно, т.е. триггер автоматом попадал в метастабильное состояние. Заморачиваться не стал и на входе сделал пересинхронизацию сброса.

Зачастую вопросы отпадают, если посмотреть на синтезированную по коду схему.
Как сказали выше - асинхронный сброс и на схеме скорее всего подается на синхронный.

А вот это похоже. Если синтезатор вместо установки/сброса формирует бит данных и сигнал разрешения то действительно можно попасть в метастабильность.