Читаю книжку Design Capture для PCB (Megratec), там была строка, которую я не понял: "После того как информация запишется в CDB ее можно конвертировать в другой формат например Verilog, Edif, VHDl..."

Так все-таки можно как-то готовую схему из ментора после манипуляций, запихнуть в плисину?

В DC\DV
Tools>Other_Utilites и выбрать iCDB to Verilog

В DxD
File>Export>Verilog

Чтобы "запихнуть в плисину" надо изначально рисовать используя библиотеку символов под плис (на уровне примитивов).
Ранее это было распространено, теперь же принято сразу формировать VHDL\Verilog описания с более абстрактного уровня, у ментора есть специальный инструмент для этого - HDL_Designer ( тыц )
Набор видео по данному вопросу тыц

облазил hdl designer, не понял как перенести схему из dc\dv , может есть у кого то опыт?

Не совсем понятно зачем перетаскивать схему из DC\DV в HDL_Designer ведь насколько я понимаю схема уже нарисована в примитивах ПЛИС. А использование HDL_Designer подразумевает как раз уход от рисования схем на примитивном уровне и переход к формированию HDL более высоких уровней представления с последующим синтезом (через Precision или другие синтезаторы) нетлистов HDL вентильного уровня в базисе выбранной ПЛИС.

В принципе в HDL_Designer можно импортировать VHDL\Verilog или EDIF - все это можно получить экспортом из DC\DV.