Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: stall CPU memory operation request
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Mad_max
Доброго времени суток!

В документе PowerPC 405 Processor Block Reference Guide (UG018) на странице 29 есть интересный абзац

Цитата
The DCU can also dynamically reprioritize PLB requests to reduce the length of an
execution stall. For example, if the DCU is busy with a low-priority request and a
subsequent storage operation requested by the CPU is stalled, the DCU automatically
increases the priority of the current (low-priority) request. The current request is thus
finished sooner, allowing the DCU to process the stalled request sooner.

DCU - data cache unit.
То-есть, DCU может динамически менять приоритет доступа к PLB шине,
для того чтобы завершить запрашиваемую транзакцию работы с памятью.

А что будет, если Master который в это время "сидит" на шине имеет наивысший приоритет?
И вообще что бывает когда CPU не может завершить транзакцию работы с памятью,
не привязываясь к конкретной шинной архитектуре и причинам по которым он этого не может сделать?

Спасибо!
Mad_max
Опытные люди подсказали, что это штатная ситуация.
С точки зрения проектирования CPU, задача не простая, "элегантно" остановится,
а с точки зрения процессорной системы нормальная ситуация, CPU будет ждать пока
не получит доступ к памяти.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.