Вход - вывод 1 (он же clock). Делитель управляется кодом на трех входах: SEL0..SEL2. CLOCK (Вывод 1) и еще один вход (Вывод 2) соединены. При SEL0..SEL2 выход долже повторяеть сигнал на входе 2. На симуляции все работает отлично, в реале - на выходе всегда 0.
В чем прикол? Как иначе предать CLOCK на выход?
Знаю, что можно взять CPLD и сделать все элегантно, но хотелоь задействовать детальку
Программный код:
Name FREQDIVIDER;
PartNo 00 ;
Date 07.06.2012 ;
Revision 01 ;
Designer Engineer ;
Company HOME ;
Assembly None ;
Location ;
Device g16v8a;
/** Inputs **/
PIN 1 = CLOCK; /* Clock source - divider input */
PIN 2 = INPUT;
PIN [3..5] = [SEL0..SEL2]; /* Divider mode */
/** Outputs **/
Pin 19 = FDIV; /* Counter direction input */
Pin [18..13] = [Q0..5];
/* input - div by 1 */
/* div by 2 */
Q0.D = (!Q0);
/* div by 4 */
Q1.D = (Q0 & !Q1
# !Q0 & Q1);
/* div by 8 */
Q2.D = ( Q0 & Q1 & !Q2
# !Q1 & Q2
# !Q0 & Q2);
/* div by 16 */
Q3.D = (Q0 & Q1 & Q2 & !Q3
# !Q2 & Q3
# !Q1 & Q3
# !Q0 & Q3);
/* div by 32 */
Q4.D = (Q0 & Q1 & Q2 & Q3 & !Q4
# !Q3 & Q4
# !Q2 & Q4
# !Q1 & Q4
# !Q0 & Q4);
/* div by 64 */
Q5.D = (Q0 & Q1 & Q2 & Q3 & Q4 & !Q5
# !Q4 & Q5
# !Q3 & Q5
# !Q2 & Q5
# !Q1 & Q5
# !Q0 & Q5);
FDIV = (!SEL2 & !SEL1 & !SEL0 & INPUT
# !SEL2 & !SEL1 & SEL0 & Q0
# !SEL2 & SEL1 & !SEL0 & Q1
# !SEL2 & SEL1 & SEL0 & Q2
# SEL2 & !SEL1 & !SEL0 & Q3
# SEL2 & !SEL1 & SEL0 & Q4
# SEL2 & SEL1 & !SEL0 & Q5
);