Не моделируется корка AXI Interconnect в modelsime
Все выходные порты в состоянии U
Подскажите в чем дело?

2 cnn2
а как именно вы её симулируете ?

Просто создал топовый файл с портами от корки, вот и все

Может кто нибудь попробует у себя, у меня ise 13.3
просто промоделировать в modelsime, правда у меня студенческая версия, может в этом дело, хотя вряд ли

2 cnn2
ну так в таком случае ничего и не должно быть.

Вам нужно подать на эту корку INTERCONNECT_ACLK/INTERCONNECT_ARESETN, далее задать кучу длинных и страшных параметров типа C_S_AXI_DATA_WIDTH/C_S_AXI_PROTOCOL/C_M_AXI_BASE_ADDR и др, ну и сварганить какое то подибие/я MASTER-а/ов на шину ну и SLAVE-ов парочку.

Если не охота с этим возиться - лучше сделать это всё в EDK - будет гораздо быстрее.

update
Вспомнил! из корегена доступна только тот враппер на axi_interconnect где 1 мастер и 16 слейвов - это не всем подходит, потому думаю вам лучше всё таки глянуть в EDK - там используется основная корка, к которой можно прицепить 16 мастеров и 16 слейвов. Ну и в сорцы в EDK папке

Спасибо за содействие!
Нет, ну конечно частоту основную я подаю, и резет, активный 0 ставлю в 1, а далее
я предполагаю, что выходы то будь то данные, или готовность для записи адреса s00_axi_awready
если не ошибаюсь, должны быть в определенном состоянии, а не в U
просто я попробовал перед этим сделать память с интерфейсом AXI, там все как ожидается

Чтоб не создавать новую тему отпишусь здесь:
EDK 14.1/14.2 имеет реальную багу для 128-битной шины данных когда SLAVE-ы и MASTER-а на этом кроссе все 128 бит ( во всех случаях был дизайн axi_interconnect(AXI4, 128)+axi_interconnect(AXI4LITE, 32) ):
- При генерации "system_axi_interconnect_0_wrapper.v" имею значния параметра C_S_AXI_DATA_WIDTH все в "20" (32бита), хотя для C_M_AXI_DATA_WIDTH честные "80" (128бит)

Пока вышел из ситуации правкой руками