Цитата(kkosik @ Sep 11 2012, 10:14)

У меня шина std_logic_vector.
Цитата(kkosik @ Sep 10 2012, 22:48)

Необходимо реализовать 40-разрядный накапливающий сумматор. Входная шина 32 разряда, выходная тоже 32. Тактовая 20 МГц.
Проблема в том как это сделать. Если бы был до 32 разрядов, то входные 32 бита можно было в Integer преобразовать и потом складывать. Но функция преобразования типов больше 32 вроде бы не берет.
1. А какие проблемы ?
2. Зачем конвертировать std_logic_vector в integer ?
3. Что Вам мешает "просто" сложить два std_logic_vector ?
Цитата(kkosik @ Sep 10 2012, 22:48)

А вот с 40 желательно еще постараться уменьшить задержку при переносе разряда, чтобы не было конфликтов.
4. Какие именно задержки Вы собрались уменьшать, проиллюстрируйте, пожалуйста, на картинках (можно на кривых, косых, от руки рисованных и отсканированных/сфотографированных) ?
5. Коли зашла речь о частоте, задержках, то хотя бы укажите семейство ПЛИС.
P.S. И приведите код, который у Вас не синтезируется - так будет легче общаться.