Пытаюсь оживить DDR3 dual-rank в Kintex, ISE 14.2, корка MIG v1.6 for 7 series. Для начала синтезнул example design, полученный из Coregen'а. И что-то смущает меня 12 с лишним тысяч варнингов в примере. Может, где-то что-то надо подправить в настройках? Никто случаем не занимался данным вопросом?

А example design-то в результате заработал или нет?
Не знаю насчет именно 12-и тысяч, но варнинги при сборке ip-ядер и примеров Xilinx действительно сыпятся сотнями и тысячами. Страшно смотреть на такое после C, но работает же (как-то).

Железо для отладки вживую еще только в производстве. В функциональной симуляции - работает
Началось всё с того, что в рабочем проекте почему-то при синтезе-имплементе целиком выкинулась отвечающая за чтение часть корки. Вот и пришлось начинать с азов, чтоб понять откуда проблема вылезает.