Решаю задачу, где необходимо принять данные с камеры, выдающей их в серилизованном виде по 2-м lvds-каналам.
Т.е. от камеры идёт 3 пары lvds шнурков - 2 для передачи данных ([1:0] data) и 1 для тактового сигнала (clk). Причём данные передаются с частотой в
7 раз выше той, что идёт по clk. Таким образом, для десериализации небходимо умножать частоту clk на 7 уже в приёмнике.
Частота clk - 17,14 MHz, соответственно, данные меняются с частотой в 7 раз больше, т.е. 120 MHz.
Клок заводится в FPGA через обычный LVDS. FPGA - Stratix IV.
Пытался заюзать altlvds_rx (вроде бы он для этого и предназначен), но возник ряд проблем с фиттером:
1) При попытке заюзать hard SERDES (он идёт по умолчанию) сыпятся ошибки:
Error (176161): Can't place input clock pin IR_IN_CLK driving fast PLL altlvds0:IR_CAM_SERDES|altlvds_rx:ALTLVDS_RX_component|altlvds0_lvds_rx:auto_gen
erated|pll in non-compensated I/O location AB34 -- fast PLL drives at least one non-DPA-mode SERDES
Расшифровка которой находится здесь: http://quartushelp.altera.com/11.1/mergedP...compensated.htm
И призывают они использовать для входного клока пины, разполагаемые в некоторой compensated I/O location. Что это такое не знает даже гугл.
2) Если включаю DPA на hard SERDES, то получаю следующее:
Error (176157): Fast PLL altlvds0:IR_CAM_SERDES|altlvds_rx:ALTLVDS_RX_component|altlvds0_lvds_rx:auto_gen
erated|pll has 119 Mbps differential I/O data rate, but a target device with a EP4SGX230KF40C2 speed grade can support only 150 Mbps minimum differential I/O data rate.
Из чего я делаю вывод, что для моего случая нужно использовать реализацию на LС.
3) Когда пытаюсь заюзать реализацию на LС (опция Implement Deserializer circuitry in logic cells), получаю следующее:
Error (176554): Can't place Top/Bottom or Left/Right PLL "altlvds0:IR_CAM_SERDES|altlvds_rx:ALTLVDS_RX_component|altlvds0_lvds_rx:aut
o_generated|lvds_rx_pll" -- I/O pin IR_IN_CLK (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device
Где можно посмотреть список пинов, привязанных к INCLK PLL в FPGA?
Так же рассматриваю запасной вариант - реализации десериализатора врукопашную на обычном сдвиговом регистре. Какие здесь могут быть потенциальные проблемы?