Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Прошу помощи по Q12 SP2 qsys
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Димитрий
Проблема заключается в том что параметры изменяемые в qsys gui при генерации опускаются
Объявления параметров в _hw.tcl

.....
#
# parameters
#
add_parameter NMB_HBND_DIV1_1 INTEGER 32 ""
set_parameter_property NMB_HBND_DIV1_1 DEFAULT_VALUE 32
set_parameter_property NMB_HBND_DIV1_1 DISPLAY_NAME NMB_HBND_DIV1_1
set_parameter_property NMB_HBND_DIV1_1 TYPE INTEGER
set_parameter_property NMB_HBND_DIV1_1 UNITS None
set_parameter_property NMB_HBND_DIV1_1 ALLOWED_RANGES -2147483648:2147483647
set_parameter_property NMB_HBND_DIV1_1 DESCRIPTION ""
.....
Объявдение параметров в верилоге .v
module DIV #(
//parameter AUTO_CLOCK_SINK_CLOCK_RATE = "-1",
parameter NMB_HBND_DIV1_1 = 32,
parameter NMB_HBND_DIV1_2 = 18,
parameter NMB_HBND_DIV3_1 = 32,
parameter NMB_HBND_DIV3_2 = 18,
parameter NMB_HBND_DIV2 = 18,
parameter NMB_HBND_DIV4 = 18
) (
input wire clock, // clock_sink.clk

В итоге qsys генерит следующее
............
DIV div (
.clock (altpll_40_c0_clk), // clock_sink.clk
......................

В чем может быть причина?
torik
Ква 12, похоже, га@но. В 11-он параметры видит нормально. И это не самый страшный глюк. Когда создаешь компонент, он tcl тупо ложит в папку с проектом...
Димитрий
да видимо баг 12-й версии.
Styv
Цитата(torik @ Sep 23 2012, 20:24) *
Ква 12, похоже, га@но. В 11-он параметры видит нормально. И это не самый страшный глюк. Когда создаешь компонент, он tcl тупо ложит в папку с проектом...

Это в qsys, в sopc кладет в папку компонента.
Styv
del
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.