Всем доброго времени суток,
Необходимо минимизировать время фронта у одного из генерируемых сигналов ( буквально:

output SPIRF_LT_EN
assign SPIRF_LT_EN = (!NB_RF_SS1_25 || !WB_RF_SS1_25 || !iFpgaCsNb || !iFpgaCsWb) ? 0 : 1;

SPIRF_LT_EN вывожу на обычный пин virtex-6,

пишу в констрейнах
NET "SPIRF_LT_EN" MAXDELAY = 50 ns;

50 ns - на самом деле я пробовал разные значения (и малые и большие результат один)

в отчете Route and Place:
NET "SPIRF_LT_EN" MAXDELAY = 50 ns | N/A | N/A| N/A| N/A| N/A
----------------------------------------------------------------------------------------------------------


All constraints were met.
INFO:Timing:2761 - N/A entries in the Constraints List may indicate that the
constraint is not analyzed due to the following: No paths covered by this
constraint; Other constraints intersect with this constraint; or This
constraint was disabled by a Path Tracing Control. Please run the Timespec
Interaction Report (TSI) via command line (trce tsi) or Timing Analyzer GUI.

почему такое может быть?

спасибо.

MAXDELAY задает ограничение по задержке в цепи.
Если время фронта - это крутизна фронта, то изменить ее можно, изменяя ток выходного драйвера (констрейн DRIVE для выходов типа LVTLL / LVCMOS). Конечное время фронта будет зависеть от характеристик внешней линии и нагрузки. Бездумно влеплять максимальный DRIVE может быть очень вредно.

А понял, значит я совсем не то хотел регулировать. а тогда почему то что я делал синтезатор не хотел интерпретировать?