Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Переход clock domain
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Vozhd
Доброго времени суток. Столкнулся с такой проблемой. Имеется асинхронное FIFO на AXI. WR_CLK = 100 МГц, RD_CLK = 250 МГц. Собираю в PlanAhead под ML605 и падают тайминги на этой фифо. делаю частоты кратными (WR_CLK = 100 МГц, RD_CLK = 200 МГц) - все хорошо. Подскажите пожалуйста, как ходить с некратными частотами в данном случае. Что прописать в UCF. Заранее спасибо.
Kuzmi4
2 Vozhd
а что именно у вас в UCF есть для этого случая, и как именно падают - детали ?
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.