Добрый вечер.
Поставили передомной задачу оцифровать сигнал (5МГц). Ранее подобными вещами не занимался(я больше по СВЧ), так что не судите строго
Так вот начинае делать схему, хотелось бы чтоб знающие люди меня проверили.
Вот первое приближение схемы Нажмите для просмотра прикрепленного файла
В схеме счётчики генерируют адресное пространство для SRAM с 1 по 17 бит.Нулевой бит идёт непосредственно от такта, но с задержкой через D7. Чтоб адрес формировался синхронно. Тактируется всё от 40 МГц. К ацп обвязку пока не успел сделать.
D1-D5 74F193PC
D6 CY7C1041CV33
D8 AD9224
D7 логический элемент "И", пока не выбрал.
Очень интересует, правильно ли я создаю адрес.
Спасибо.

Рекомендую пообщаться со знакомым "FPGA designer"

+1
т.с. надо обратить внимание на ПЛИС и тем решить проблему с логикой.

Поставте связку ацп - плис - срам , связка дуракоустойчивая и гибкая.

Спору нет, надо ставить FPGA, именно эта мысль и была у меня первой. Но ...
С FPGA я никогда не работал и не умею. А плату надо собрать к пятнице.
Так что первый вариант будет на счётчиках, а для второго варианта буду изучать FPGA.

Как заработает на счетчиках - можно практически без изменений вложить в CPLD/FPGA.
Успехов.

Подойдем ...чуть построже...

...прошу только учесть, что на адресном счетчике предлженном Вами, у Вас будет набегать дополнительное время из-за переноса...
...а для Ваших 17 разрядов 40МГц уже криминал, даже при использовании 74F... сделайте счетчик СИНХРОННЫЙ, тогда он будет работать точно.

Вообще то лучше опишите задачу... поточнее... думаю, что можно будет посоветовать...

Кроме "общей схемотехники" - самое главное - конструкция и собственно печатная плата... ... поехали дальше ... по "мелочам"...

12 бит - это такой АЦП, а сколько бит надо на самом деле...

...на выход АЦП обязательно поставьте буфер, что бы убрать помехи по проводам нагрузок и дополнительно сделайте эти связи (между АЦП и буфером) через резисторы...

ЗЕМЛИ (обратите - с БОЛЬШОЙ БУКВЫ) надо объединять правильно... плюс емкости, аналоговые цепи, блокировка... написал - шаманство, хотя, на самом деле нужен опыт, знание, умение...

Тактовый генератор... своя проблема. Для 40МГц такта для исследования 5МГц требуется малошумящий генератор (Кварцевый! на основной моде.) И через крошечную связь сразу на АЦП. Как только CLK проходит через вентиль, ТЕМ БОЛЕЕ CPLD и тем еще более FPGA про часть бит из 12 АЦП можно забыть... туда только счетчик адреса и логику обрамления памяти и интерфейс...

аналоговое питание, аналоговый буфер... входной усилитель... это своя песня...

Задача не такая простая, если ее делать правильно и аккуратно...

Посмотрите - примерно так у Вас должно получиться...

http://www.rudshel.ru/photos/dev_41_f2.jpg

...у них на фотографии можно посмотреть достаточно подробно общую схемотехнику, даже некоторые номиналы и названия и разводку, хотя в основном догадки...

Ну - могли бы и не секретничать
http://www.rudshel.ru/show.php?dev=41
Там и описание есть.
Только это позавчерашний день ИМХО.

И что-то меня эти реле AW5K настораживают....
Если они с сигнальном тракте...

Автор, отпишись об успехах. В личку почему-то написать не могу. Делаю полностью аналогичную вещь.