Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Spartan-6 i/o delay
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
dmitry-tomsk
Коллеги, кто разбирался с Spartan-6 i/o delay2 блоками!
Вопрос касательно калибровки, после первой CAL вычисляется число ступеней линии задержки равное периоду тактовой, последующая RST загружает это число / 2 в блок задержки. Ну всё хорошо. А дальше требуется периодический CAL без RST. Непонятно, что он с ним делает. Ну вычислит новое значение, а загружать то его не загружает. У кого какие соображения по этому поводу? (фазовый детектор пока не рассматриваем).
Kuzmi4
2 dmitry-tomsk
а у вас даные заходят в LVDS или SingleEnded?
dmitry-tomsk
Цитата(Kuzmi4 @ Dec 7 2012, 12:09) *
2 dmitry-tomsk
а у вас даные заходят в LVDS или SingleEnded?

lvds, но фазовый детектор пока пользовать не хочу, как показала практика он выставляет не оптимальную задержку, а вот как избавиться от термонестабильности без него - вопрос.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.