Здравствуйте все.

Никогда не пользовался alias, простейшая инициализация дает ошибку "ожидалось endmodule" в Quartus:

в чем может быть дело?

Может быть дело в том, что оператор alias относится к языку VHDL,а не к Verilog ?

alias не оператор.

Декларация