Тема на Xilinx
http://forums.xilinx.com/t5/MIG-Memory-Int...ght/false#M3406
Для тех, кто не понял мой кривой английский -
Есть задача использовать RLDRAM, начал использовать. Но столкнулся с такой проблемой - задумчивость корки нивелирует преимущество RLDRAM.
То есть после подачи команды через user_interface корка думает 80нс,прежде чем сплюнуть команду в память. Память ей шустро отвечает за 20нс, что соответствует ожидаемому и написанному в мануале. А потом корка думает еще 45нс, прежде чем выдать данные наружу.
Веселый цветной скриншот вейформ из Альдека
http://img217.imageshack.us/img217/5656/rldram.png
В результате вместо 20нс имеем 145, что не лезет ни в какие ворота.
Задержка не связана с рефрешем памяти, не зависит от способа адресации - обращаюсь ли я последовательно к разным банкам одного адреса или к одним и тем же банкам разных адресов.
- Корка MIG 1.7
- Память Micron MT49H8M36.
- Моделирование в Aldec 9.1
Доктор, что я делаю не так?
Полная версия этой страницы: Xilinx MIG 1.7 RLDRAM большая задержка
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(Muscat @ Jan 10 2013, 16:55) 
Тема на Xilinx
http://forums.xilinx.com/t5/MIG-Memory-Int...ght/false#M3406
Для тех, кто не понял мой кривой английский -
Есть задача использовать RLDRAM, начал использовать. Но столкнулся с такой проблемой - задумчивость корки нивелирует преимущество RLDRAM.
То есть после подачи команды через user_interface корка думает 80нс,прежде чем сплюнуть команду в память. Память ей шустро отвечает за 20нс, что соответствует ожидаемому и написанному в мануале. А потом корка думает еще 45нс, прежде чем выдать данные наружу.
Веселый цветной скриншот вейформ из Альдека
http://img217.imageshack.us/img217/5656/rldram.png
В результате вместо 20нс имеем 145, что не лезет ни в какие ворота.
Задержка не связана с рефрешем памяти, не зависит от способа адресации - обращаюсь ли я последовательно к разным банкам одного адреса или к одним и тем же банкам разных адресов.
- Корка MIG 1.7
- Память Micron MT49H8M36.
- Моделирование в Aldec 9.1
Доктор, что я делаю не так?
http://forums.xilinx.com/t5/MIG-Memory-Int...ght/false#M3406
Для тех, кто не понял мой кривой английский -
Есть задача использовать RLDRAM, начал использовать. Но столкнулся с такой проблемой - задумчивость корки нивелирует преимущество RLDRAM.
То есть после подачи команды через user_interface корка думает 80нс,прежде чем сплюнуть команду в память. Память ей шустро отвечает за 20нс, что соответствует ожидаемому и написанному в мануале. А потом корка думает еще 45нс, прежде чем выдать данные наружу.
Веселый цветной скриншот вейформ из Альдека
http://img217.imageshack.us/img217/5656/rldram.png
В результате вместо 20нс имеем 145, что не лезет ни в какие ворота.
Задержка не связана с рефрешем памяти, не зависит от способа адресации - обращаюсь ли я последовательно к разным банкам одного адреса или к одним и тем же банкам разных адресов.
- Корка MIG 1.7
- Память Micron MT49H8M36.
- Моделирование в Aldec 9.1
Доктор, что я делаю не так?
В общем всё так и должно быть как на картинке.Не совсем понимаю почему данное обстоятельство "нивелирует преимущество"? Преимущество RLDRAM над (к примеру) обычным SDRAM заключается в том, что при случайно изменяющемся адресе (непредсказуемо) вы будете иметь в среднем те же 21 нС на каждый доступ по времени. Что мешает не дождавшись ответа от предыдущей команды запихать в контроллер следующую?
Наверняка это предусмотрено протоколом корки.
Спасибо!
Ничего не мешает, команды действительно можно кидать последовательно один за другим.
Скажите, а зачем мне дана возможность адресовать отдельные банки? Я сейчас использую их так, что у меня есть некий "большой" адрес, в котором старшие биты передаются на шину user_addr, а младшие на user_ba, то есть я поочередно заполняю банки в пределах одного адреса, затем перехожу к следующему адресу.
Почему тогда так не сделать сразу? Зачем мне возможность отдельно адресовать банки? что я могу с этого выиграть?
Ничего не мешает, команды действительно можно кидать последовательно один за другим.
Скажите, а зачем мне дана возможность адресовать отдельные банки? Я сейчас использую их так, что у меня есть некий "большой" адрес, в котором старшие биты передаются на шину user_addr, а младшие на user_ba, то есть я поочередно заполняю банки в пределах одного адреса, затем перехожу к следующему адресу.
Почему тогда так не сделать сразу? Зачем мне возможность отдельно адресовать банки? что я могу с этого выиграть?
Цитата(Muscat @ Jan 10 2013, 18:14)
Спасибо!
Ничего не мешает, команды действительно можно кидать последовательно один за другим.
Скажите, а зачем мне дана возможность адресовать отдельные банки? Я сейчас использую их так, что у меня есть некий "большой" адрес, в котором старшие биты передаются на шину user_addr, а младшие на user_ba, то есть я поочередно заполняю банки в пределах одного адреса, затем перехожу к следующему адресу.
Почему тогда так не сделать сразу? Зачем мне возможность отдельно адресовать банки? что я могу с этого выиграть?
Ничего не мешает, команды действительно можно кидать последовательно один за другим.
Скажите, а зачем мне дана возможность адресовать отдельные банки? Я сейчас использую их так, что у меня есть некий "большой" адрес, в котором старшие биты передаются на шину user_addr, а младшие на user_ba, то есть я поочередно заполняю банки в пределах одного адреса, затем перехожу к следующему адресу.
Почему тогда так не сделать сразу? Зачем мне возможность отдельно адресовать банки? что я могу с этого выиграть?
Не могу сказать точно - не слишком глубоко знаю механизм работы RLDRAM. Возможно (этго только моё предположение) при доступе к разным банкам имеются какие-то дивиденды по времянке.Либо это просто "жертва совместимости" с DDR контроллером и особого смысла не имеет.
Спасибо за ответы
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.