Ребята подскажите, как сделать этот триггер на простых И-НЕ, и просимулировать, все проги пишут всякие ошибки
вот например ise, надо в нем сделать но не получается
Нажмите для просмотра прикрепленного файла
и двухступенчатый дает тот же результат, в isim видно что выходной сигнал находится в положении между 1 и 0 (or?)
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
забл сузить вопрос, я думал о том чтобы один из выходов сделать входом на период инициализации и подать на него сигнал,чтобы в дальнейшем от него и плясал триггер, но вот не понимаю я как в Xilinx ISE да и в др. прог. имитации логики, это сделать

ПЛИС, это не набор логики. Так триггер не получится.
Делайте из D триггера.

З,Ы Изучите любой язык HDL. Схематик - тупиковый путь.

триггеры в Xilinx уже есть в библиотеке готовые и они же готовые внутри ПЛИС. Кто ж блин при размещении на кристалле будет предсказывать задержки в обратных связях и их както гарантировать.
Так как Вы делаете - не будет работать да и не нужно. Для проектирования триггеров - проектируйте заказную ИС (да и там из транзисторов надо ).

Ну, для начала нарисовать правильную схему.

Спасибо всем, понял что есть встроеный, как раз занялся VHDL только хотелось до конца довести начатое
А что там неправильно, я схему Т триггера из книги брал, подскажите пожелуйста в учебных целях

А Вы не правильно ее перерисовали (скопировали). Посмотрите внимательно на связи. (Смотрел только первую по порядку схему).

Берете D триггер . Инверсный выход nQ подаете на вход D.
На вход тактирования подаете импульсы. Выход будет Q.

Вот вам T триггер из D.

На И-НЕ собирать в плис нельзя - работать не будет.

я как раз как говорит Костян делал, проверил все еще раз, это и есть D триггер у которого D соединен с NOT Q, ткните пожалуйста пальцем



А у меня не то на 1 схеме?

Извините. Все то. Ошибся.

Все могут встроенный тригер использовать.
А чё бы и с NAND ов не сделать?
Какие ошибки пишут конкретнее?

А смысл?

Так круче. В смысле техники исполнения....

Я конечно так извращаться не пробовал, но думаю, что можно и так триггер организовать. И даже с загрузкой-предустановкой через выход. Просто время нужно убить=)

Лучше что-то полезное сделать (пива попить или книжку почитать)
Время - ресурс не возобновляемый.

ошибочка там на 1 скрине есть, он компилится, но в симулятоне все работает не так как надо, 3 скрин это экран сима
Если кто сообразит как сделать будет круто, из принципа хотелось бы добить

Ну тогда начнём с аллегории: да тут даже и не скажешь, что неправильного в забивании гантелей (ну или гирей) гвоздей... вроде даже быстро и добротно забиваются, но что-то не то.

Вы выбрали Spartan3e, т.е. FPGA. В этом классе ПЛИС практически нет логических элементов (за исключением фрагментов логики быстрого переноса), зато в наличии имеется широкий спектр статических элементов памяти и мультиплексоров + к этому всему некоторые специализированные аппаратные блоки (выполняющие только узкий спектр действий, но с малыми задержками, например встроенный умножитель). Т.е. вся ваша схема в ПЛИС реализуется на статическом ОЗУ 3-х степеней интеграции (плотности):
1. DFF - 1 бит ОЗУ,
2. LUT4 - 16 бит ОЗУ,
3. Block RAM - 18 Кбит ОЗУ.
Использовать 2/4 LUT для реализации одного триггера, мне представляется нецелесообразным.

Обычно содержимое LUT задаётся при конфигурировании ПЛИС, но в FPGA Xilinx для LUT в SliceM (а их около 1/4 от общего количества Slice'ов) есть возможность изменять оное содержимое, переведя LUT в режим Distributed RAM или Shift Register.

Ну вот, иcходя из этих соображений и проектируйте Ваши схемы и устройства.


Если очень сильно хочется бодаться именно с асинхронной схемой с обратными связями, то используйте временное моделирование, т.е. моделируйте с учётом задержек в связях и элементах.

Не надо его компилировать. Делайте поведенческую (behavioral) симуляцию.

PS. На 1м скрине тригер неправильный. Так можно включать только 2х ступенчатый D тригер, а у вас 1 ступенчатый

если хочется извращений, то рекомендую посмотреть на Actel ProASIC (ну и остальные приборы этой фирмы)
там нет ни LUT, ни готовых триггеров, все собирается из логики (на мультиплексорах)
для нормальных проектов, имхо, не самая лучшая архитектура, но для всяческой асинхронщины, самосинхронизирующихся схем и т.п. самое то

ЗОЛОТЫЕ СЛОВА

Так понятно, пошел читать книги, просто я микросхему не выбираю, надо делать на той какая есть, а до этого только МК Atmel программировал, хотел так сказать с наскоку выполнить задачу и забыть про эти FPGA, но чем больше узнаю тем интереснее становится!
P.S. надо сделать видео компрессор на fpga