Использовал MIG 1.7, работал с RLDRAM в режиме 1 блока памяти. Все было хорошо. Начал использовать корку 1.8 и конфигурацию с двумя микросхемами MT49H32M18 (все общее,кроме шины данных). И тут столкнулся с такой проблемой.


Кидаю в МИГ команды записи-чтения, получаю ответ
http://fastpic.ru/view/52/2013/0124/a2624d...e7b854.png.html
В ответ 1 команду чтения приходит 2 валида. Ну мало ли, подумал я, вдруг не все баги поправил (изначально корки не симулятся в альдеке без доработки напильником)
Но тут заметил, что проблема еще глубже

Он иногда не просто дублирует байты, а вообще напрочь залипает
http://fastpic.ru/view/54/2013/0124/37dd99...ecdc31.png.html
То есть вместо того, чтобы выдать 1 валид на 1 байт, он выставляет этот самый байт и держит валид в течении 12 тактов.

При этом тестовая версия (example_top с traffic_gen) работают без сбоев.
Доктор, что я делаю не так? может в него нельзя кидать команды по одному?

Проблема решена, тему можно сносить

Добрый день.
Поделитесь, если не секрет.
Удачи.

Интерфейс корки соответствует интерфейсу FIFO (сигналы full, emplty), я предполагал, что он подкапливает данные и выдает их в память.

Когда я работал с шиной данных на памяти 18 и burst_len=8 все было хорошо, тк я подавал на вход сразу 144 бита. В новой корке я выбрал в 2 раза большую шину данных = 36. А burst_len осталась прежней. Из-за этого корка болела. Я исправил значение бёрста до 4ех и все стало хорошо.