Друзья!

Цель: проверить работоспособность CY7C15632KV18, подключенной к Stratix III EP3SE110F1152.

Подход к решению:
С помощью стандартной мегафункции QDRII and QDRII+ Sram Controller with UniPHY v. 11.0 генерится интерфейс для CY7C15632KV18, а вместе с ним еще и example design (который на данном этапе и предполагается использовать в качестве инструмента для решения поставленной задачи). Закрывается основной и открывается проект example. Далее в settins-ах для Time Quest Timing Analyzer добавляются сгенерированные мегафункцией файлы с расширением .sdc (<...>_ddr_timing.sdc). после выполнения Analysis&Synthesis выполняются tcl скрипты (<...>_pin_assigments.tcl). Заканчивается вся эта процедура полной компиляцией проекта и созданием символьного файла, который вставляется в основной проект, где повторяются аналогичные действия с файлами .sdc и tcl скриптами. В конечном итоге в основном проекте имеется блок символ example_driver- а с подключенными к нему пинами линий связи с QDRII.

Проблема:
На SignalTap-е следующая картина
local_init_fail='1'
local_init_done='0'
local_init_pass='0'
drv_status_test_complete='1'
drv_status_pass='0'
drv_status_fail='1'


Распиновка правильная.
Резисторы RUP RDN подключены.

Вопрос:
В чем может быть проблема? Что делается не так? У кого-нибудь эта мегафункция работает?(понятно, что да, но вопрос "как")

Спасибо!

Какая у Вас частота именно памяти и есть ли временные ошибки? Что с сигналом DOFF_n? Все ограничения по калибрации и сопротивлению правильно подключены и не игнорируются ли после фиттера? Можно вывести на STII состояния автомата из модуля sequencer и посмотреть, что именно не выполнено так же как и сами считанные данные на частоте pll_afi_clk.
У меня сейчас аналогичная проблема, правда плис и схема памяти немного другая. Работают 3 из 4 контроллеров. В моем случае на одном контроллере почему-то не работает Pll в самой памяти - подаю частоты C/C_n 300МГц, на выходе cq/cq_n наблюдаю константную ~50МГц, которая от входной вообще не зависит.