Здравствуйте!

Приобрел плату Avnet Spartan6-150T. Решил сразу перейти на Xilinx 14.2. Шина AXI.
Создаю user peripheral. Если создавать AXI-Lite simpler, то проблем нет. Если же создавать AXI4 burst capable c поддержкой User logic master, то при синтезе в консоль выводится целый шквал warnings:



Таким образом сокращается 90% ядра (проверил через PlanAhead). Если в ядро добавить что-то свое, то оно конечно тоже будет сокращено, так как оно зависит от slv_regs.

Могу также точно сказать, что в ISE 12.3 в ядрах, основанных на PLB-шине, такого не происходит.

Кто-нибудь сталкивался с тем, что ISE 14.2 AXI при синтезе "съедает" все slv_reg?

--
C уважением ко всем, кто пишет на этом форуме

извините за оффтоп, но почём обошлась плата и доставка?

Плата обошлась за 81000 руб. Ждали 2-3 мес.
Сразу скажу, что Ethernet проекты с PLB-шиной для этой платы - проблемные, долго собираются, в лог выводятся warnings типа "poor clock design". В проектах на AXI под EDK 14.2 таких проблем нет.
В общем пришлось переходить на AXI. А это значительная переделка ранее созданных для PLB ядер, так как PLB - big endian, а AXI - little endian.
В общем плата содержала много "сюрпризов".

Хм ... обычно такие сообщения выводятся если сигнал не используется или не подключен

Правильно.
Позднее оказалось, что если синтезировать весь EDK- проект, то эти сигналы уже не выкидываются. Короче говоря, они выкидываются, если синтезировать это ядро в отдельности (в ISE). С PLB-ядрами такого явления никогда не наблюдалось, поэтому это сильно настораживает.