Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Обратная связь по клоку через ALTDDIO
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
BSACPLD
По ходу работы TimeQuest возник вопрос.
Есть следующая система:
PLL->ALTDDIO_OUT (datain_h = 1, datain_l = 0, т.е. это клок)->внешняя схема->ПЛИС
Клок для ПЛИС задаю через команду:
create_generated_clock -name {ddr2_ch1_dqs_p[0]} -source [get_ports {ddr2_ch1_ck_p[0]}] -offset 0.6 [get_ports {ddr2_ch1_dqs_p[0]}]
где ddr2_ch1_ck_p[0] - выход ALTDDIO_OUT
TimeQuest при анализе говорит, что в -source должен быть прописан клок.
Вопрос: как объяснить TimeQuest что ddr2_ch1_ck_p[0] является клоком?
des00
Цитата(BSACPLD @ Mar 9 2013, 05:28) *
TimeQuest при анализе говорит, что в -source должен быть прописан клок.

он правильно говорит. здесь разбирался похожий пример http://embedders.org/content/timequest-dly...t-na-cycloneiii
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.