Подскажите пожалуйста, кто сталкивался с такой проблемой.

На Cyclone IV GX FPGA Development Kit есть программируемый генератор ( см. выдеоление зелёным на рисунках ) с дифф.выходом, который подключен на выделенные пины V11(p)/W11(n) в банке 3B и на выделенные пины L11(p)/K11(n) в банке 8B.
Но именно на эти пины Fitter отказывается разводить клоск my_clk=75МГц с программируемого генератора если его задать в явном виде как констрейнт в qsf-файле:
set_location_assignment PIN_V11 -to my_clk
Если так принудительно не задавать, то Fitter без проблем клоск my_clk=75МГц назначает на произвольный I/O pin и ошибок нет, но при этом не выполняются тайминги.

Вопрос: как решить проблему, как всё-таки завести положительный сигнал клоск my_clk=75МГц с программируемого генератора на плпте Cyclone IV GX FPGA Development Kit на выделенные пины V11(p)/W11(n) в банке 3B и на выделенные пины L11(p)/K11(n) в банке 8B?
Может какие дополнительные констрейнты задать?

Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

Какую ошибку выдает?

Error (170084): Can't route signal "my_clk~input" to atom ….
Error (171000): Can't fit design in device

Quartus 12.1 sp1.

А у Вас нет назначения пина W11? Для диф сигналов нужно было назначать только положительный и объявлять дифференциальным.

Да, всё задано верно.
В *.qsf:
set_location_assignment PIN_V11 -to my_clk
set_instance_assignment -name IO_STANDARD LVDS -to my_clk
W11 не назначен.

В *.sdc:
create_clock -name "my_clk" -period 13.468ns [get_ports {my_clk}]

Сигнал my_clk=75МГц с программируемого генератора, поступающий в ПЛИС через PIN_V11, используется как тактовый вход для двух DCFIFO.

Попробуйте через GUI еще раз задать IO_STANDARD, либо в явном виде пропишите его для W11

set_location_assignment PIN_V11 -to my_clk
set_instance_assignment -name IO_STANDARD LVDS -to my_clk
set_location_assignment PIN_W11 -to "my_clk(n)"

Не помогает...

Ещё раз перепроверил, убрал эти три констрейнта, и Fitter назначил my_clk на V29:
Info (176353): Automatically promoted node my_clk~input (placed in PIN V29 (CLKIO5, DIFFCLK_2p))
Но ведь на Cyclone IV GX FPGA Development Kit программируемый генератор заведён на PIN_V11.
В чём же может быть дело? Почему Fitter не пускает на PIN_V11 и PIN_L11?

Куда он не может его завести, что за элемент? Может эти входы жестко подаются на pll, а Вы их пытаетесь в обход использовать? Попробуйте на другой версии квартуса.

Скорее всего вы задействовали клоковый вход где-то в проекте помимо его заведения напрямую на PLL. Добавили в Сигналтап, например, или напрямую завели на другой модуль.
По ссылке - тестовый проект с PLL и счетчиком, все разводится нормально (Quartus II 11.1sp2).

Я зарекся лет 15 назад делать проекты под ПЛИС на плату с произвольно расставленными пинами. Сначала делаю проект и смотрю как система пины расставляет, а потом плату развожу... Иногда, в момент разводки нужно поменять что-то. Сразу проверяю на проекте, а потом в железо.

Попробуйте не загадывать пин проблемной ножки. Что фиттер предпочтет?

Особенно явно это видно на выход под шину DDR2. Там возможно "только так и ни иначе!"

Сигнал my_clk=75МГц с программируемого генератора, поступающий в ПЛИС через PIN_V11, используется как тактовый вход для двух DCFIFO.



Ещё раз перепроверил, убрал эти три констрейнта, и Fitter назначил my_clk на V29:
Info (176353): Automatically promoted node my_clk~input (placed in PIN V29 (CLKIO5, DIFFCLK_2p))

Вот это уберите и будет вам счастье.

Другими словами, между входом V11 и своими DCFIFO поставить промежуточную PLL?