Вечер добрый.
Пытаюсь собрать делитель частоты на 5.
Вот по схеме
собрал схему в multisim, но почему частота на 5 не делится?

Возьмите вот эту схему:
http://www.diagram.com.ua/info/rad_nach/17.shtml
http://kazus.ru/forums/showthread.php?t=5529 (последний пост)
Она чуток попроще и есть промежуточные временные диаграммы.

На выходе U1 в реальной схеме будет импульс отрицательной полярности с длительностью задержки логическо элемента плюс задержка триггера. Как обстоит дело в Вашем симуляторе - не знаю.

Делитель на 5 удобно делать как делитель на 4+1. На первых двух триггерах делаем счётчик на 4. Последний триггер устанавливается по значению 3 в счётчике и его выход используется для сброса счётчика. Схема синхронная (все счётные выводы подсоединены к тактовому входу). В итоге имеем:
0, 1, 2, 3, 0, 0, 1, 2, 3, 0, 0,... на выходе счётчика
0, 0, 0, 0, 1, 0, 0, 0, 0, 1, 0,... на выходе последнего триггера

Используйте методы синтеза конечных автоматов. Изобретения здесь неуместны, особенно в ПЛИС.

А с чего Вы решили, что на ПЛИС?
Если бы ТС более написал что надо на ПЛИС, можно было бы и ответить таким образом.
Может у него частоты для ECL/PECL?

P.S.
Самое банальное - 5-ти разрядный кольцевой регистр сдвига с первоначальной загрузкой 11100
Или 10-ти с загрузкой 1110011000 (так сбалансированный по постоянному току будет)
Поздновато уже - может нахомутал, поправьте если что.

На ПЛИС можно на любое число делитель в меандре сделать (хоть на 1001)
(ну не только на ПЛИС - на ПЛИС удобнее, чем на обычной логике)

http://www.xilinx.com/publications/archive...ell/Xcell33.pdf
стр. 30

Divide-by-5 построен на гонках (fig.3, page 31)

Я не разбирался конкретно, временные диаграммы не рисовал. Просто давно попалось на глаза, запало в сознание. Сегодня поискал, нашел.
Думаю, должно работать безупречно, хоть бы и на гонках.

Откуда?
Верхняя половина - синхронный счетчик, с нижней тоже вроде никаких проблем.
Красивая схема, и работать может быстро

Необязательно на ПЛИС. На ПЛИС так делать просто нельзя.
Для решения требуется 3 триггера и логика. Получится минимальный джиттер - как и в случае упомянутого регистра сдвига.

Так там обратная связь на нижней части схемы.
Это уже не хорошо

Это есть просто триггер.
В одном месте есть нехорошее, для делителей на X.5. Там где инверсный такт объединяется с сигналом B, вырабатываемым по фронту такта. На обычной логике, с инвертором (и задержкой) для тактов, может появиться иголка. На ПЛИС же таблице все равно - прямой такт или инверсный, задержки не будет. Сигнал B появится позже такта. Если, конечно, сами такты не разбегутся намного.