Нарисовать блок схему модуля ОЗУ ёмкостью 16К *8 на основе БИС ОЗУ с организацией 4К *4.
Преподаватель сказал что это почти правильно, только надо добавить 2 дешифратора и организовать работу записи и хранения. Как это сделать я не додумываюсь.
Нажмите для просмотра прикрепленного файла
Полная версия этой страницы: Модуль Озу Ёмкостью 16К *8
У Вас выводы ВС соединены попарно и все вместе. То есть если придет адрес то ответят сразу все пары одновременно.
Поэтому нужен дешифратор 2 входа I0,I1, 4 выхода Q0,Q1,Q2,Q3.
2 входа будут адресами A12, A13
4 выхода пойдут на выводы ВС. Каждая пара RAM соединена по ВС вместе и сюда же подключается один из выходов дешифратора.
На первую пару пойдет Q0, на вторую Q1 и так далее.
Кроме того в каждый чип надо добавить два вывода RD и WR.
Все выводы всех микросхем RD соединяются вместе и идут как общий вывод RD то есть чтения.
Все выводы всех микросхем WR соединяются вместе и идут как общий вывод WR то есть записи.
Поэтому нужен дешифратор 2 входа I0,I1, 4 выхода Q0,Q1,Q2,Q3.
2 входа будут адресами A12, A13
4 выхода пойдут на выводы ВС. Каждая пара RAM соединена по ВС вместе и сюда же подключается один из выходов дешифратора.
На первую пару пойдет Q0, на вторую Q1 и так далее.
Кроме того в каждый чип надо добавить два вывода RD и WR.
Все выводы всех микросхем RD соединяются вместе и идут как общий вывод RD то есть чтения.
Все выводы всех микросхем WR соединяются вместе и идут как общий вывод WR то есть записи.
Цитата(Student_161 @ Jun 12 2013, 10:38) 
Преподаватель сказал что это почти правильно
А преподаватель ничего не сказал про собственно манеру изображения?
1. полукруги не применяют уже много десятков лет. Нужны сильные аргументы чтобы идти на такое отступление от нормы.
2. Адреса, данные, сигналы управления принято сводить в шину и изображать на схемах шиной (например, шина адреса, шина данных, шина сигналов управления. Это упрощает чтение схемы, ускоряет процесс рисования и уменьшает вероятность ошибок при рисовании.
Цитата(fractcon @ Jun 12 2013, 12:01)
У Вас выводы ВС соединены попарно и все вместе. То есть если придет адрес то ответят сразу все пары одновременно.
Поэтому нужен дешифратор 2 входа I0,I1, 4 выхода Q0,Q1,Q2,Q3.
2 входа будут адресами A12, A13
4 выхода пойдут на выводы ВС. Каждая пара RAM соединена по ВС вместе и сюда же подключается один из выходов дешифратора.
На первую пару пойдет Q0, на вторую Q1 и так далее.
Кроме того в каждый чип надо добавить два вывода RD и WR.
Все выводы всех микросхем RD соединяются вместе и идут как общий вывод RD то есть чтения.
Все выводы всех микросхем WR соединяются вместе и идут как общий вывод WR то есть записи.
Поэтому нужен дешифратор 2 входа I0,I1, 4 выхода Q0,Q1,Q2,Q3.
2 входа будут адресами A12, A13
4 выхода пойдут на выводы ВС. Каждая пара RAM соединена по ВС вместе и сюда же подключается один из выходов дешифратора.
На первую пару пойдет Q0, на вторую Q1 и так далее.
Кроме того в каждый чип надо добавить два вывода RD и WR.
Все выводы всех микросхем RD соединяются вместе и идут как общий вывод RD то есть чтения.
Все выводы всех микросхем WR соединяются вместе и идут как общий вывод WR то есть записи.
Спасибо, сейчас попробую нарисовать
Цитата(Ruslan1 @ Jun 12 2013, 12:23)
А преподаватель ничего не сказал про собственно манеру изображения?
1. полукруги не применяют уже много десятков лет. Нужны сильные аргументы чтобы идти на такое отступление от нормы.
2. Адреса, данные, сигналы управления принято сводить в шину и изображать на схемах шиной (например, шина адреса, шина данных, шина сигналов управления. Это упрощает чтение схемы, ускоряет процесс рисования и уменьшает вероятность ошибок при рисовании.
1. полукруги не применяют уже много десятков лет. Нужны сильные аргументы чтобы идти на такое отступление от нормы.
2. Адреса, данные, сигналы управления принято сводить в шину и изображать на схемах шиной (например, шина адреса, шина данных, шина сигналов управления. Это упрощает чтение схемы, ускоряет процесс рисования и уменьшает вероятность ошибок при рисовании.
Ничего против не сказал. Насчет шины, учту. Спасибо
Цитата(fractcon @ Jun 12 2013, 12:01)
Поэтому нужен дешифратор 2 входа I0,I1, 4 выхода Q0,Q1,Q2,Q3.
Значит можно с одним дешифратором сделать?
Цитата(Student_161 @ Jun 12 2013, 10:38)
Как это сделать я не додумываюсь.
Как учили.
Или хотя бы порыться в сети:
http://2.bp.blogspot.com/_5u1-UezYAVA/TD9p...0.07.15.sch.png
Это почти, но немного не то, что Вам надо, поэтому если прогуляли абсолютно всё, это Вам вероятнее всего не поможет.
.
А откуда на 4К ОЗУ взялись А12 и А13?
Цитата(fractcon @ Jun 12 2013, 12:01)
2 входа будут адресами A12, A13
Или я что то не так понял?
Нажмите для просмотра прикрепленного файла
Цитата(Student_161 @ Jun 12 2013, 23:34)
Ага,
1. адреса A12,A13 идут ТОЛЬКО на дешифратор. ОЗУ так и остаются с адресами A0..A11
Адреса A12, A13 с модулей памяти убрать
На одном из чипов А13 вообще идет на WR
2. Выводы WR соединить ОДНИМ проводом, на ВСЕХ ОЗУ, то есть это должен быть ТОНКИЙ провод с ТОЧКАМИ в местах соединений
Вывести WR с каждого чипа ОЗУ
Соединить их все в один провод, который должен быть ТОНКИМ, чтобы было видно что это один провод, а не ШИНА.
3. Тоже самое RD.
И будет правильно. Ваши ошибки говорят, что Вы конкретно прогуляли
А это означает, на защите Вам будет туго, так что не стесняйтесь, задавайте вопросы. Препод то их точно задаст.
Цитата(fractcon @ Jun 13 2013, 08:15)
И будет правильно.
И шину данных не забыть сделать...
Цитата(fractcon @ Jun 13 2013, 08:15)
Ага,
1. адреса A12,A13 идут ТОЛЬКО на дешифратор. ОЗУ так и остаются с адресами A0..A11
Адреса A12, A13 с модулей памяти убрать
1. адреса A12,A13 идут ТОЛЬКО на дешифратор. ОЗУ так и остаются с адресами A0..A11
Адреса A12, A13 с модулей памяти убрать
Вот тут я не совсем понял
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
Вот так должно получиться?
Цитата(Student_161 @ Jun 13 2013, 09:14)
Вот тут я не совсем понял
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
Все верно, теперь выводы A12,A13 просто дотяните до общей шины адреса и просто соедините с толстой линией шины.
У Вас будет полноценная шина адреса A0..A13.
Правильно подсказали, нужно оформить выходную шину данных.
А выходы всех микросхем ОЗУ объедините вместе и выведите в одну шину D0..D7.
Соедините все выходы ОЗУ поразрядно. Q0..Q3 верхних микросхем ОЗУ соедините вместе это будут D0..D3 выходной шины данных
Q0..Q3 нижних микросхем ОЗУ соедините вместе это будут D4..D7 шины данных. Тонкие линии D0...D7 заведите на толстую линию шины данных.
И все.
Цитата(fractcon @ Jun 13 2013, 09:35)
Все верно, теперь выводы A12,A13 просто дотяните до общей шины адреса и просто соедините с толстой линией шины.
У Вас будет полноценная шина адреса A0..A13.
Правильно подсказали, нужно оформить выходную шину данных.
А выходы всех микросхем ОЗУ объедините вместе и выведите в одну шину D0..D7.
Соедините все выходы ОЗУ поразрядно. Q0..Q3 верхних микросхем ОЗУ соедините вместе это будут D0..D3 выходной шины данных
Q0..Q3 нижних микросхем ОЗУ соедините вместе это будут D4..D7 шины данных. Тонкие линии D0...D7 заведите на толстую линию шины данных.
И все.
У Вас будет полноценная шина адреса A0..A13.
Правильно подсказали, нужно оформить выходную шину данных.
А выходы всех микросхем ОЗУ объедините вместе и выведите в одну шину D0..D7.
Соедините все выходы ОЗУ поразрядно. Q0..Q3 верхних микросхем ОЗУ соедините вместе это будут D0..D3 выходной шины данных
Q0..Q3 нижних микросхем ОЗУ соедините вместе это будут D4..D7 шины данных. Тонкие линии D0...D7 заведите на толстую линию шины данных.
И все.
Большое спасибо за помощь! Я сдал.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.