Работаю с микросхемой IDT72V255LA.
Задача быстро записать данные в память, а затем медленно считать.
При записи в память все работает нормально, устанавливаю WEN > 0, на вход WCLK подаю тактовые импульсы, данные записываю в FIFO. При чтении данных появляются проблемы. Данные не считываются, пока одновременно на вход RCLK не начинаю подавать импульсы и на вход WCLK, хотя в документации сказано, что можно установить REN > 0 , тактировать только вход RCLK и данные будут считываться. Кто сталкивался с такой проблемой???

Не разбирая подробно диаграмму Суперсинкфифо (давно с ней не работал), отмечу, что для правильной работы надо ВСЕГДА подавать клоки, и записи, и чтения, а управлять записью и чтением надо только через энейблы, контролируя флаги.

Еще один вопрос. Микросхема IDT72V255LA является синхронной памятью FIFO. Под синхронизацией понимается тактирование клока записи (WCLK) при активной энейбле (WEN) или одновременное тактирование клоков записи (WCLK) и чтения (RCLK) ???

[quote name='Oleg_Viktorovich' date='Aug 1 2013, 07:53' post='1181513']
Еще один вопрос. Микросхема IDT72V255LA является синхронной памятью FIFO. Под синхронизацией понимается тактирование клока записи (WCLK) при активной энейбле (WEN) или одновременное тактирование клоков записи (WCLK) и чтения (RCLK) ???
[/quote

Одновременное постоянное тактирование, вне зависимости от состояния Enable. Формирователи флагов и внутренняя логика жёстко требуют обоих тактовых сигналов для нормальной работы. Управлять записью и чтением надо только через Enable.
Внимательно изучив Datasheet можно извратиться и заставить работать в асинхронной моде, но зачем?

При записи тактирую высокой частотой, а при чтении тактирую на низкой, чтобы успеть считать микроконтроллером.
Так все таки, под синхронной FIFO подразумевается тактирование WCLK и RCLK одновременно, в отличии от асинхронной?
В чем разница между синхронной и асинхронной FIFO?

Вроде уже всё понятно должно быть...
В асинхронной FIFO и запись, и чтение происходят импульсами WR и RD, от них работает и логика флагов. В синхронной - вместо WR и RD есть разрешения - EnableWR и EmableRD, а также тактовые частоты WRCLK, и RDCLK, и в ней и запись, и чтение происходят при активных Enable по каждому периоду клока, попадающему в эти активные енаблы. То есть клоки молотят постоянно, с одной или разными скоростями. Такой механизм внутри FIFO позволил существенно повысить быстродействие FIFO. Асинхронные работают до скоростей примерно 100МГц, синхронные - в разы выше.

Спасибо.