Всем привет!
У меня есть проект, где есть PCI-E, FIFO и AXI-Stream Interconnect. В последнем тоже есть FIFO.
Беда заключается в следующем:
когда я запускаю скрипт синтезации через xst, то FIFO обычное оно почему-то синтезируется и все норм, а вот FIFO в интерконнекте нет.
Ошибка такова:
ERROR:HDLCompiler:1654 - "F:\pci-e-finish0180913\pci-e-finish00\pci-e-finish0\ipcore_dir\pciexpress\interconnect00\hdl\verilog\axis_interconnect_v1_1_axis_data_fifo.v" Line 246: Instantiating <FIFO_GENERATOR_V9_3_inst> from unknown module <FIFO_GENERATOR_V9_3>
Module axis_interconnect_v1_1_axis_data_fifo remains a blackbox, due to errors in its contents
точнее, в интерконнекте фифо от фифо_генератор версии 9.2, я тут немножко изменил, но все равно не помогло.
Что делать?