Всем привет! У меня такой вопрос. Пытаюсь синтезнуть нетлист в Design Vision (2010) для одного проекта, но некоторые модули из него вываливаются т.к в них используются параметры в виде:

Кто сталкивался с таким? Как побороть такую проблему, желательно без перекраивания кода?

типа это - а как по Вашему, синопсис узнает сколько гейтов нужно, если не знает значения параметра?

такая фигня `ZZZ предполагает, что выше по тексту или `include или `define
где `ZZZ приобретает конкретное значение

-------------

Гейслер гнал, что VHDL-ные генерики presto умеет превращать в параметризированный нетлист, но то ли я его не понял, то ли это какой-то особый случай, но так ни разу он не показал этого параметризированого нетлиста

-------------

upd: еще verilog допускает задания define из командной строки - типа +define+ZZZ=322223 или как-то так

Не-не. `ZZZ задефайнен в отдельном файле, который тоже инклюдится(он заинклюжен).
Таким образом подразумевается что запись типа имеет место быть

Немножко поясню. Если я определяю параметры до module, т.е вот так

то Design Vision нормально кушает его, но при этом, уже NCVerilog в свою очередь при моделировании начинает ругаться на такое объявление.
А объявить параметры после объявления внешних портов я не могу, т.к эти параметры используются в размерностях шин(input [YYY:0] bbb), и ругаться будет уже на это.

так вам шашечки или ехать

в NCVerilog нужно читать хелп на single compilation unit | multiple compilation unit - проблемы с дефайнами обычно из-за этого

Туплю, извините. Черт с ним с ncverilog, еще разок перефразирую суть проблемы: Есть например модуль, в модуле параметризованны размерности входных/выходных шин, соответственно, поэтому, сами параметры мне нужно объявить до объявления внешних портов, но при этом сделать это так, чтобы они остались локальными только для этого блока(т.е вариант объявить их до module - не канает). Поэтому единственный вариант который я вижу - это конструкция вида

Но при этом Design Compiler отказывается синтезировать это . А кокретно ему не нравится объявление параметров в таком виде, т.к если убрать их - то все ок. При этом он даже не ругается толком. Пишет например:

Соответственно резонный вопрос: как быть?

Все должно работать - это классическое использование параметризации. Проверьте на простом варианте, типа приведенного вами выше. А то, мне сдается, вы здесь перемудрили. На эту мысль наводит вот эта часть:

может presto старый и ему принудительно -sv нужно указать? (ну или -v2k)

Точно могу сказать, что такие конструкции синтезировал, и не раз - должно пахать.

Другое дело, что в DC работают по разному команда read_verilog и связка analyze+elaborate. Первый вариант может выдавать подобные косяки, т.к. может зависеть от порядка начитки исходников. Поэтому я предпочитаю второй вариант, он работает лучше. imho