Ethernet 1Gb. Подсвечены цепи связи между MAC и PHY - RGMII. Цепи TD0..3 и RD0..3 выровнены "тромбоном". Для MAC используется плата процмодуля, которая вставляется в разъём - внизу видны контакты под посадочные места разъёма. 6-слойка, полигоны GND отключены. Слева дифпары выходят на трансформатор.

Нажмите для просмотра прикрепленного файла

4-е сигнальных слоя и питание дорожками? А чем 4-е плэйна заняты?
Выравнивание не нужно здесь, разве что выглядит только...

Почему не нужно выравнивание?

По поводу "змеек" при выравнивании. При ширине проводника = D, между изгибами должно быть не менее 3-х D. Ваша трассировка имеет меньше...
У меня есть плата TSE с 88E1111 (Ethernet 1Gb), что входит как мезонит в кит от Altera. Так там подобные цепи "змеек" не имеют...
Вопрос о необходимости выравнивания цепей TD0..3 и RD0..3 для 1Gb все же актуален....

Подскажите плз. откуда требование? Ищу, но пока нигде не нашел требований к "трамбонам" и к зазорам микрополосковых линий (в тромбоне и до соседних линий той же шины). Про перекрестные помехи слышал, но нужны цифры.

Тоже интересует тема выравнивания серпантином,змейкой. Вот тут написано что серпантин лучше располагать ближе к тому месту где длины дорожек отличаются, интересно на сколько это универсальное правило?

Что бы совсем, как бы, правильно, то нужно:
1) дотянуть дифпары в "красном" слое (ТОРе, наверное) впритык к падам трансформатора (голубенькое выделение на рисунке).
Таким образом неоднородность в виде переходного будет убрана из дифпары.
Хотя, сколько там той дифпары....
Правило хорошего тона и качественной разводки - не ставьте переходные в дифпарах где-то по середине линии. Только вначале или конце.
Раздвиньте дифпары - очень близко стоят одна к другой.
2) Если линии скоростные, то их так же не нужно дробить фрагментами в разных слоях, внося неоднородности в виде переходных.
Сиреневым показано как избавиться от проблемы - подвиньте переходные ближе к падам интерфейса.
Вообще, всю эту группу сигналов можно было не напрягаясь реализовать всего в двух слоях - ТОР и ВОТТОМ.
3) Для получения идеальных времянок выравнивать конечно нужно. Особенно если не известно что на мезонине творится.
Но если смотреть в жизнь реально, то Uree прав - там не те расстояния, что бы выравнивание как то сказалось на функционировании интерфейса.
4) Serhiy_UA прав - очень малое расстояние между петлями "змеек" или "тромбонов" приведет к увеличению емкостной связи между сегментами и возможным сбоям в работе.
Нажмите для просмотра прикрепленного файла
В сухом остатке: Можно все оставить как есть - должно все работать.
Если хотите сделать правильно - поправьте.

Цифры это математика, а здесь больше магии ... Более подобные вопросы связаны с DDR2, DDR3 и выше...

Также в:

1. Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Разрабатываем ПП в САПР - PCB development > Основы грамотной разводки

2. "Guidelines for Designing High-Speed FPGA PCBs" Altera Corporation AN-315-1.1 February 2004, ver. 1.1

3. "High-Speed Board Designs" Altera Corporation Application Note 75 November 2001, ver. 4.0

Всем премного благодарен!
На основе Ваших мнений и "вкуривания" datasheet и applikation notes проделано следующее:
1. Уменьшена толщина дорожек между MAC и PHY для достижения 50 Омного импеданса (расстояние между цепью и сигнальной землёй меньше в 2 раза ширины дорожки).
2. Цепи проведены в слоях TOP и BOTTOM.
3. Выровнены все цепи RGMII включая CLK и CTL.
4. Петли в "змеевикиках" раздвинуты.
5. Поставлены согласующие резисторы со стороны передатчиков по 22 Ома.

На этом думаю пока остановиться...
Нажмите для просмотра прикрепленного файла