Форум разработчиков электроники ELECTRONIX.ru > Сокращение резисторов в calibre PEX

Помощь - Поиск - Пользователи - Календарь

Полная версия этой страницы: Сокращение резисторов в calibre PEX

Форум разработчиков электроники ELECTRONIX.ru > Cистемный уровень проектирования > Разработка цифровых, аналоговых, аналого-цифровых ИС

hi all

Dec 23 2013, 08:52

Исходные данные таковы: Cadence Virtuoso 6.1.5, Mentor Graphics Calibre 2013.2_35.25, PDK LF150i

Проверяем LVS топологию небольшой аналоговой схемы с падами (2 пада аналогового ввода-вывода, две пары падов питания - для ядра и для самих ячеек). При первой попытке получили разрывы цепей питания и земли и множество связанных с этим ошибок. Изучив схему и топологию ячеек падов, обнаружили, что непрерывная по металлу ячейка пада на самом деле выполнена из металлических резисторов, и цепи точки приварки, кольца питания и контакта для вывода в ядро - разные. Дали различные имена всем цепям питания и успешно прошли LVS. Техподдержка LFoundry также подтвердила что мы на правильном пути.

Далее производим PEX, и видим лишь одну ошибку:

CODE

LVS completed. INCORRECT. See report file:

Пройдясь по репорту, видим следующее:

CODE

WARNING:  Short circuit - Different names on one net:
          Net Id:  1
          (1)  name  "GND!"  at location  (304.07,377.28)  on layer  30452 "METAL1_text"
          (2)  name  "VSSC"  at location  (311.12,138.75)  on layer  30712 "METAL_F_text"
          The name "VSSC" was assigned to the net.

WARNING:  Short circuit - Different names on one net:
          Net Id:  4
          (1)  name  "VDD!"  at location  (303.88,400.01)  on layer  30452 "METAL1_text"
          (2)  name  "VDDC"  at location  (311.21,643.88)  on layer  30712 "METAL_F_text"
          The name "VDDC" was assigned to the net.

Другими словами, металлические резисторы в падах были сокращены и цепи точки приварки и выхода в ядро объединены.

Попытка использования общей цепи и Virtual connect приводят к множественным ошибкам. Пробовал отменить сокращение последовательных/параллельных резисторов в правилах, не привело к эффекту. Правила экстракции резисторов в нечитаемом формате, выявить причину сокращения резисторов в падах так и не удалось.

Буду очень рад любым предложениям по решению или обходу данной проблемы, заранее всем спасибо!

TiNat

Dec 27 2013, 19:33

Добрый вечер. Из моего опыта проведения LVS в Calibre и последующего проведения PEX могу предположить: при проведении PEX до включения самого блока правил PEX Calibre проводит обычный LVS. Сразу напрашивается вариант по Вашему описанию такой, что влияют некоторые опции правил, которые начинаются с ключевого слова LVS*. Например, самый очевидный вариант - это LVS FILTERING. Т.е. у Вас эти резисторы, возможно, отфильтровываются, с образованием разрыва цепи (либо с образованием закоротки). Это можно посмотреть в самом тексте правил. Также было интересно посмотреть и сравнить Ваш LVS-репорт при проведении обычного LVS и при проведении PEX. Интересует количество девайсов и нетов до и после трансформации. Может быть смогу помочь, если увижу эти данные.

KMC

Jan 2 2014, 09:29

Как-то не до конца понятна из описания причина проблемы.

1) Сколько выводов имеют пады земли/питания?
2) Если несколько - правильно ли экстрагируются металлические резисторы при LVS?
3) Пины земли питания в электрической схеме площадок глобальные или inherent (т.е. поддерживвает ли вообще IO библиотека разделение цепей питания или их переименование)?

Такое ощущение, что вы пытаетесь глобальным пинам присвоить наименование, отличное от их изначального.
VSSC и VDDC -это ваше собственное обозначение цепей?

Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.