Такая вот непонятка возникла.
Есть память объемов 1Гбита. Структура у неё следующая: 8Мбит слов по 16бит и таких банков 8. Получается, если записать по основанию 2: 2^23*2^4*2^3=2^30=1Гбит.
Вопрос в адресации. Производитель предлагает 15-разрядную адресную шину, такой шиной можно адресовать 2^15*2^15*2^3=2^33, то есть аж 4Гбита.
Я правильно понимаю, что у данной микросхемы матрица прямоугольная? и когда адресуются столбцы, то используются только 12 разрядов адресной шины?

И вопрос по сигналам DQS и DM для DDR памяти. Что они означают я прочёл, но физика процесса мне не очень ясна. Сигнал Data Mask, как я понял, необходим, чтобы отсеивать ненужную выборку 2n, 4n, 8n для ddr, ddr2 и ddr3 соответственно. И сам DM имеет соответствующую разрядность для каждого типа памяти 1, 2, 3. Но что в реальности происходит с данными на выходе памяти, нули?
Строб данных я понял так, что если используется много микросхем памяти, то сигнал синхронизации до них доходит в разные моменты времени (из-за размещения) и используется дополнительный строб, который генерирует процессор, если пишет в память, или память (контроллер), если с неё читают). Но какой-то процедуры тут не хватает, ведь процессор будет выдавать данные по клокам и надо как-то синхронизировать строб и клоки уже на стороне памяти...

Дате справку, пожалуйста))

А не закралась ли тут ошибочка? 2^15*2^15*2^3=2^33 Тут вроде бы 8 Гигов должно быть.
И вместо 2^3, не должно либыть 2^4? Тогда как раз должно получиться 16 Гигов.
Для адресации строк и столбцов, наверное используется не 12, а 13 разрядов. Или я тоже ошибаюсь?

да, действительно 2^33 это 8Гбит.
2^3 - количество банков
2^4 - длина слова

А вот сколько адресов используется - это и есть часть вопроса)) зачем-то производитель выделил на эти цели именно 15 разрядов.

Если это память стандарта DRR3, то там сигналы адреса заданы стандартом для микросхем х4, х8 и отдельно для х16.
На случай когда появятся модули 8 Гбит.
Есть отдельные сигналы для двух-, четырехэтажных микросхем.