Добрый день господа!

у меня сложилась ситуация, когда вычислительной мощности блока не хватает, и я хочу часть блока (15-20% по объему), в которой происходит наибольщий затык заставить работать на удвоеной/утроеной частоте.

В голову мне приходит(и по опыту старых проектов) что лучше весь блок посадить на высокочастотный клок и сфоримровать из него нужный сигнал разрешения (1/2, 1/3). Но вот вызывает сомнение не вызовет ли это проблем в сети распространения клока и сигнала разрешения, на "низкочастотной" части блока.

Можно посадить "низкочастотную" часть просто на 1/2, 1/3 клока, но ИМХО здесь появитсья асинхронность клоков во всей красе.

Вариант с асинхронным фифо (у Xilinx аппаратным), не очень подходит,
т.к. вызовет проблемы последующей увязки выхода с остальной частью схемы.

Если вам не сложно, по собственному опыту посоветуте как лучше реализовать "локальное" увеличение тактовой частоты работы, или 1 вариант это самый оптимум ?

С уважением des00.

Altera.
двухклоковое фифо the best of the best .
на мой взгляд самый правильный выход, если количество сигналов большое и есть шины данных.
хотя добавляется латентности канешна, ибо фифо на памяти тормозные на больших частотах. Но компенсируется все при большой нагрузке (пакеты). А сигналы разрешения применимы отнюдь не всегда.

Вот это как раз то решение пробелемы, которого я пытаюсь избежать

двухклочное фифо на высокие частоты, даст большие латентности + привязка к расположению блочной памяти на чипе.
Хотя с точки зреня локализации ВЧ клок домена согласен, что это лучшее решение .

Всегда решали подобные проблемы через clock-enables. Да, получается high-fanout сигнал разрешения, однако он обычно триггерный, потому Synplify просто дублирует выходной триггер несколько раз, удерживая временные показатели на должном уровне. Еще одна неприятность связана с низкоскоростной частью схемы. Часть ее обычно не работает на столь высоких частотах и синтезатор начинает ругаться, однако этот момент при необходимости прибивается мультициклами. В результате получается абсолютно синхронный дизайн.

В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся

Использовал первый подход, подавал на модуль максимальный клок с последующим делением. Разные блоки работают от нескольких клоков. Правда вот фифо на 2 клоках тоже пришлось использовать, для передачи данных другому модулю. Вроде все работает.

спасибо вы подтвердили мои подозрения


Вот меня всегда интересовал вопрос, на сколько можно считать эти клоки синфазными ?

Ведь все равно разбег по фазе будет, хотя по идее Xilinx смело рекомендует дробить блоки на клок домены, но при этом ничего о согласовании фаз клоков не говорит.

Или я что не так понимаю

Угу, и правильно не говорит Синтезатор вместе с PAR'ом умные, если и есть небольшой разбег фаз, то он остается постоянным и может быть легко учтен при вычислении setup/hold триггеров, работающих на границах клоковых доменов Оба клока генерятся одним блоком. BTW, Xilinx DCM позволяет компенсировать задержку от входного пина до входа DCM, эффективно выравнивая фазы тактовых сигналов внутри и вне микросхемы. Если включить его в такой режим, то его выходы CLK0 и CLK2X должны удовлетворять всем Вашим требованиям. Единственное что Вы теряете в этом случае - это одну или две глобальных плоскости, что в современных чипах не критично.

Спасибо попробую и этот режим

Сори. не правильно понял вопрос .
Именно для вашей ситуации подходит система с разрешениями.
Хотя фифо может спасти в ситуации 1/1.8 к примеру ))))
я просто в основном думал про интерфейсные разноклоковые блоки, между которыми разрешений быть не может. и тада тока фифо. ну вообщем вы и сами все понимаете.))

Ja moget tut ne prav no esli dage s vyhoda CLK0 i CLK2X signaly synfasny to oni dolgny doiti do svoih GBUF svoimi putjami i tam mogut nabrat' nebolshoj razbeg phasy. Hotja moget soft eto uchityvaet ne znaju. V Virtex4 est' special'nye clk buffers poddergivajushie synfasnost' CLK , CLK/2, CLK/4 i t.d.

Po povodu soglasovanija nizkochastotnoj (N) i vysokochastotonoj (V) chastej shemy.
U vas ja tak ponjal N i V ne sovsem asyncronny. Oni privjazany k odnomu clocku i tolko imejut razlichnuju fasu.

Est' mnogo sposobov kak eto sdelat', poskolku eto proshe chem sovsem async clks.

Vo pervyh, esli nugno peredat' tol'ko odin signal, to eto mogno sdellat' na pare triggerov s avtosbrosom.
Po moemu mnogokratno obsugdalos'.

Esli eto bus, to tut nugno akkuratnee. No esli, k primeru, u vas izvestno chto sootnoshenie clockov 1 k 3 to tut sovsem prosto - delaete peredachu dannyh po vtoromu clocku, ostavljaja po odnomu clocku na razbeg fas.

Est' i drugie sposoby, no vse zavisit ot konkretnoj situacii i chto vam izvestno o clk zaranee.

Dopolnitel'no posmotrite reshenie ot Peter Alfike na Xilinx tech exclusive, kogda on rassugdaet o
"crossing async boundaries" - chto to v etom rode.

Спасибо за ответ, я читал статии Peter на сайте, он рассуждает об асинхронных клоках.

У меня не много другая ситуация и по поводу первых "пристрелок" лучшим вариантов выглядит вариант с сигналом разрешения.
Насчет вопроса про CLK, CLK2 меня вот что интересовало,
в своей схеме я делаю сигнал разрешения (CLK) на тригере, и потом сигнал с этого тригера идет на входы разрешения блока работающего на частоте CLK2.

Вот я и по думал а нужен ли этот тригер, если можно снять этот сигнал с DCM(CLK) и так же подать на входы enable блока работающего на частоте CLK2. Плюсы такого решения в том, что для сигнала разрешения используеться линия с большим fan-out.

Потом я подумал, а что если просто тактировать НЧ часть от CLK, а ВЧ от CLK2, если бы клоки были синхронны то проблем с метастабильностью не было бы и просто потребовалась бы перетактирование сигналов от НЧ к ВЧ части на 1ом тригере, а не на 2-х.

Не могли бы вы прояснить данную ситуацию ?

Когда у Вас клоки синхронизированы между собой (являются производными от одного клока), то синтезатор обладает всей информацией для вычисления задержек. Для этого нужно только поместить это клоки в одну clock group. Если эти клоки генерятся pll, то у них есть совпадающий фронт к каком-то такте - условно первом (кстати, синплифай утверждает, что понимает описание альтеровского и ксайлинского плл и сам вычисляет и ставит клоки в одну группу). Если Вы делите клок триггером, и в первом такте фронты не совпадают, а сдвинуты, то для этого случая есть констрейн clock-to-clock.
(Есть правда одна смешная тонкость, связанная с тем, что человек обычно задает частоту в МГЦ, а синтезатор пользуется длительностью. Если при вычислении длительности число знаков не конечно, то две длительности, соотв. двум кратным частотам, не будут иметь общего делителя, и синтезатор выдаст кучу ошибок. См. прикрепленный док.)
Все что осталось - это правильно перевести одноклоковые стробы из одного клокового домена в другой. Метастабильностью здесь заниматься не нужно, повторяю, клоки не асинхронны, и синтезатор сам вычислит наихудший случай расстояния между фронтами двух клоков. Это работает в синплифае и прецизионе.
Возможно также , что на границах кл.доменов придется поставить регистры в путь данных, смотрите отчет синтезатора по времянке.

Что касается предложения завести сигналы enable и прописать для медленного клокового домена мультиклоковые пути, то так делать можно, но неизящно - если у Вас сбалансированный дизайн и запас по частоте мал, то придется прописывать чуть ли не все цепи в мультиклоковые. Ручками.

Variant s signalom clk enable samyj bezopasnyj i rekomenduemyj. Esli ego mogno ispol'zovat' ja by na vashem meste postupil imenno tak. Voobshe v voprosah clk syncronizacii ja vsegda sleduju principu izvastnoj frazy is "Pervogo Otdela" "Luchshe perebdet' chem nedobdet'", esli konechno kto pomnit chto eto takoe. (Srazu ogovorjus' chto krome etoj frazy ja nichego obshego s 1 otdelom ne imel ;-) )
To est' drugimi slovami ochen' konservativen v voprosah clk'ov.

Drugoe delo kogda odin kusok koda uge napisan i ne podgotovlen dlja signala clk enable. Togda dannyj nugno peredavat' iz odnogo clk domain v drugoj.

V vashem sluchae , kogda "clks are synchronous" mogno, naprimer primenit' sledujushij izvestnyj sposob.
Pust' naprimer vy peredaete dannye iz CLK1 v CLK2, gde CLK1=CLK2, np fronta ih ne synfasny. (Clks, konechno, mogut otlichatsja drug ot druga no v N=integer chislo ras, Togda my ispol'zuem kagdyj N-tyj front bolee vysokochastotnogo CLKa).
Dannye iz CLK1 domain poocheredno sohranjaete v dvyh ( ili bolee ) registrah (odd and even dlja 2h registrov). V rezul'tate v kagdom iz registrov dannye activny v techenii 2h perodov CLK1, chto garantiruet kak minimum odin "valid edge of ClK2" po kotoromu i registriruete dannye iz oboih registrov.
Ostaetsja pravilno opredelit' kakoj imenno "edge of CLK2" nugno ispol'zovat' v dannom konkretnom takte i potom sobrat' dannye v odim stream.

Chto kasaetsja ispol'zovanija "constraints" pri "Synthesis and PAR", ochevidno mogno dobitsja trebuemogo resul'tata, no lichno ja predpochitaju ispol'zovat' snachala vse "logicheskie" sposoby , a esli ug sovsem nel'zja obojtis', to togda konechno ispol'zovat' vsjakie hitrosti s "constraints". Inache poluchennye reshenia trudnee ispol'zovat' v budushm pri perehode s kristala na kristal. I potom men'she zavisish' ot vsevozmognyh "tools bugs".


Da, zabyl eshe dobavit' naschet clk enable fanout.
V4 (i pomoemy Virtex, Virtex E toge) pozvoljaet ispolzovat' "Global CLK nets" dlaj rasprostranenija signala CE. I "PAR tool" sam ispol'suet etot "net" esli vidit bol'shoj "fanout". Virtex 2 po moemu ne pozvoljaet.

Hotja vse eto nugno utochnit' v "datasheets".

Могут быть интересны эти ссылочки по теме:
http://www.asic-world.com/tidbits/clock_domain.html
http://www.asic-world.com/tidbits/metastablity.html
http://www.e-insite.net/ednmag/contents/images/310388.pdf

спасибо всем за участие!

2 Gate


Спасибо. Вы подтвердили мои подозрения, насчет поведения синтезаторов

2 leevv
Спасибо за исчерпывающий ответ, ваша концепция мне понятна

2 makc

статьи с asic-world я уже читал,
а вот 3 я статья, еще не встречалась, ИМХО хорошо написанна, спасибо

Добрый день, des00!


Такой вариант правильный. В этом случае сформированный сигнал разрешения будет синхронен очевидно к CLK, а также и к CLK2 (CLK и CLK2 формируются блоком DCM (PLL и т. п.)). В разбеги фаз будут учтены.


Таким образом ИМХО я бы делать не советовал, поскольку есть очень большая вероятность пападать фронтами переключения сигнала разрешения в критичный промежуток предустановки/удержания, что приведет к ошибкам. Если у меня не изменяет память, то по-моему вывести сигнал разрешения в первом варианте реализации на глобальную цепь (линия с большим fan-out) можно.


Совершенно верно, никакого 2-х тактного подтактирования в данном случае не требуется. Клоки получаются синхронные (CLK и CLK2), все разбеги учитываются.

У нас практически постоянно возникают подобные задачи. Вышеописанные принципы синхронизации многократно реализовывались и аппаратно проверены для нескольких технологий, в том числе Xilinx (DCM) и Actel (PLL). Пока проблем связанных с этим не встречалось.

Спасибо!

Не могли бы вы еще посмотреть свою почту, я вам письмо написал.