Цитата(Master of Nature @ Mar 11 2014, 09:50)

Вы директивы на схеме случаем не расставляли?
В этом проекте никаких директив на схеме нет.
Проблема возникла после того, как я подвигал участки PCB. Потом попробовал сделать Update PCB , чтобы проверить все ли цело и увидел проблему.
Вот кусочки двух RUL файлов (первый - хороший)
Это Clearance 0.5mm между (IsRegion AND InNet('GND') AND OnLayer('Top Layer')) и All
SELECTION=FALSE|LAYER=TOP|LOCKED=FALSE|POLYGONOUTLINE=FALSE|USERROUTED=TRUE|UNIO
NINDEX=0|SOLDERMASKEXPANSIONMODE=None|PASTEMASKEXPANSIONMODE=None|RULEKIND=Cleara
nce|NETSCOPE=DifferentNets|LAYERKIND=SameLayer|SCOPE1EXPRESSION=(IsRegion AND InNet('GND') AND OnLayer('Top Layer'))|SCOPE2EXPRESSION=All|NAME=Clearance_4|ENABLED=TRUE|PRIORITY=1|COMMENT= |UNIQUEID=RAGFSOSL|DEFINEDBYLOGICALDOCUMENT=FALSE|GAP=19.685mil¶
SELECTION=FALSE|LAYER=TOP|LOCKED=FALSE|POLYGONOUTLINE=FALSE|USERROUTED=TRUE|UNIO
NINDEX=0|SOLDERMASKEXPANSIONMODE=None|PASTEMASKEXPANSIONMODE=None|RULEKIND=Cleara
nce|NETSCOPE=DifferentNets|LAYERKIND=SameLayer|SCOPE1EXPRESSION=(IsRegion AND InNet('GND') AND OnLayer('Top Layer'))|SCOPE2EXPRESSION=All|NAME=Clearance_4|ENABLED=TRUE|PRIORITY=1|COMMENT= |UNIQUEID=RAGFSOSL|DEFINEDBYLOGICALDOCUMENT=TRUE|GAP=19.685mil¶
Различие:
DEFINEDBYLOGICALDOCUMENT=FALSE
DEFINEDBYLOGICALDOCUMENT=TRUE
Что это означает - не нашел пока.