Всем доброго дня!

Посоветуйте пожалуйста что-нибудь по следующему вопросу.
Есть плата с ПЛИС. ПЛИС формирует тактовые сигналы для внешних устройств (АЦП). Частоты тактовых сигналов < 100 МГц. Тактовые сигналы внутри ПЛИС формируются следующим образом:
На DCM заводиться сигнал с внешнего тактового генератора. DCM осуществляет его умножение. Далее с вывода DCM сигнал поступает на частотный формирователь. Его задача сформировать сигналы с разной частотой, но всегда сдвинутые по фазе на 90, 180, 270 градусов. Например в режиме один нужно сформировать четыре сигнала с частотой 50 МГц, сдвинутые на 90, 180, 270 градусов (в данном случае 5, 10, 15 нс), а в режиме два сигналы с частотой 25 МГц также сдвинутые на 90, 180, 270 градусов (в данном случае 10, 20, 30 нс).
Это все реализовано, но только фаза сигналов от "развоки" к "разводке" сильно плавает. Как можно её стабилизировать? Какие constraint можно прописать?
Выходные сигналы привязаны к конкретным ножкам ПЛИС. Блок схема для наглядности в приложении.

ПЛИС: Xilinx Virtex II
ПО: Xilinx ISE 10 (последний, который поддерживает VIrtex II)

IMHO, на такой частоте проще формировать клоки цифровым образом - как выходы DDR-регистров в IO cell-ах, работающих на удвоенной частоте. Тогда внутри кристалла будет один единственный тактовый сигнал, а расположение выходных регистров в IO cell-ах обеспечит стабильную относительную задержку.

Спасибо за совет.
Я вроде бы решил эту проблему...
Пользуясь случаем, я хотел побольше про constrants узнать, вдруг что-то для такого случая специализированное есть, а то я все как-то базовыми все пользуюсь...