Хотелось бы попользовать опцию выравнивания проводников между собой с точки зрения задержек распространения сигналов в проводниках а не длины самих проводников. Всвязи с чем возникло несколько вопросов:
1. Я так понимаю, надо в CES выбрать Delay Type - TOF и далее все числа будут измеряться в ns?
2. Во-первых, сразу бы хотелось - ps. Где это поменять?
3. Как CES будет учитывать разную задержку в линиях по разным слоям? Ему достаточно стек слоев загнать и он все сам посчитает или эти задержки надо где-то вбивать, предварительно прикинув где-то в том же HyperLynx?
4. Как будут учитываться характеристики ПО, которые обязательно будут вносить свой вклад в задержку распространения сигнала в проводнике? Где эти данные брать и куда забивать?

1.да
2. в настройках CES
3. анализатор полей встроен в Exp-CES
4. Setup>Settings>Via_Definitions

Setup>Settings>Via_Definitions - чего-то я такого меню в CES не наблюдаю. Наверное, это в Expedition Setup->Setup_Parametrs->Via_Definitions? Т.е., где-то надо намоделировать эти характеристики(задержку, емкость, индуктивность) для ПО или Expedition сам их вычислит своим анализатором полей?

Реальные характеристики via можно расчитать только в 3D анализаторе, например в HL3D.
Упрощенные можно получить в HL - сделайте экспорт топологии в HL, ПКМ>View_Via_Properties на любом via и увидите примерно следующее Нажмите для просмотра прикрепленного файла

Я так понимаю, что требуемая задержка - это 6ps для участка ПО между 1 и 4 слоями? А что за емкости - 17fF и 12fF?

Между 2 и 5.

"3-D pad capacitance for entry and exit layers (drawn as a lumped capacitor)".

Долго думал в какую тему определить сообщение и мне кажется эта самая подходящая.
Итак, используемая схема тактирования кластера из нескольких DSP процессоров: PLL(генератор тактового сигнала) -> разветвитель/буфер(без skew programming) => DSPi, где i=1,..,4.
так уж вышло, что несколько клоков разведены по top, остальные частично проходят по разным внутренним слоям (int1 и int2), т.е. время распространения сигнала в таких дорожках разное. поэтому в CES я выравниванию линии не по длине, а по задержке. Частота тактирования кластера 80 MHz, т.е. период одного импульса клока 125 ns.
1) как выбрать допуск (в ns/ps) при выравнивании задержек тактового сигнала заданной частоты?
2) примерные параметры ПО (R,L,C) можно определить, экспортировав проект в HyperLynx->View_Via_Properties.
2.1) Правильно ли я понимаю, что общая емкость ПО есть сумма емкостей контактных площадок via на входном и выходном слоях (Спо = 12fF+17fF = 29fF)?
2.2) Как найти индуктивность ПО? (в HyperLynx->View_Via_Properties не нашел)
2.3) В Expedition Setup->Setup Parameters->Via Definitions можно указать R,L,C,Delay для целого ПО. А как задать параметры для перехода со слоя на слой? напомню, что клоки разведены через via одного типа, но на разных внутренних слоях, один ныряет на слой int1, другой на int2, следовательно параметры виасов будут разные. Можно ли задать свою задержку для ПО одного типа в зависимотси от того, на каком слое выходит цепь?

Остро интересует ответ на вопрос 1)! есть ли вообще смысл выравнивать для такой частоты клока? Сейчас длины выравнены, задержки без учета виасов 0,64..0,71 ns. Экспортировал из HyperLynx статистику по выбранным цепям (там расчет задержки с учетом ПО - задержка отличается на 0,1 ns максимум от expedition). Спасибо за внимание.

Да простят меня за некропостинг, но название темы подходит под мой вопрос.

В CES есть возможность указать Pin Package Length и Pin Package Delay для компонентов, и я давно пользуюсь этой возможностью, но что-то мне надоело вбивать задержки вручную, тем более можно ошибиться, и я подумал, а нельзя ли этот процесс автоматизировать? Оказалось можно вроде бы. Есть File->Import->Package delays и предлагается выбрать файл txt либо ppd. Так вот собственно вопрос: каков синтаксис этого файла для "втягивания" задержек?

Научитесь пользоваться поиском в хелпе.Нажмите для просмотра прикрепленного файла

Благодарю))