Собственно вопрос в топе.

Первая буква надо полагать embedded, со второй частью тоже понятно.
А вместе что-то не очень.
Что куда встраивается? FPGA в процессор или в ASIC, или это ASIC со встроенным FPGA?

Поделитесь информацией пожалста.

PS: Особенно применительно к технологиям от ALTERы.

FPGA встраивается в свой ASIC (правда, непонятно, на кой... Ну мало ли, может кому надо и такое). Чтобы ее не разрабатывать своими силами, можно купить готовое IP ядро. Альтере это, разумеется, не нужно

Я спрашиваю потому как у Альтеры, что-то намечается начиная с Quartus II 13.0, но пока не понятно что это.
У них появилось семейство на 28нм (еFPGA 28 HPM) надо полагать техпроцесс TSMC 28 HPM, а что значит embedded неясно.
Но это не Цыклон 5 SoC и не Ария 5 SoC. Ария 10 - 20нм. Стратих 10 - 14нм. У них кодовые названия другие.

К тому же появился новый инструментарий для работы с чипом на низком уровне.
Только пока не понятно как с ним работать. Кстати может кто знает что означает bcm?

Ну значит им захотелось еще заработать на продажах своих IP, масштабированных на 28 нм, для широкого использования разработчиками ASIC. Простым смертным от этого все равно пользы никакой. Вот будете свой ASIC делать, захотите туда встроить фпга, вот тогда....



bcm, например, может означать "business continuity management", ну или "boundary conduction mode", "bayesian computing machine" и, наверное, еще много чего...

Да походу Вы правы. Это похоже на ядро Cyclone V E.
Тот девайс что сейчас "условно поддерживается" в Quartus-е имеет ядро как у 5CEA4, но именуется E5C50E5KC8.
Имеет статус поддержки PIN_PLANNER. Но имеет нехилое количество И/О 7752!!!.

Это, как минимум, на 3 делить сразу надо, если не больше. Так как "там, внутри" нету реальных, привычных нам, двунаправленных I/O, а есть входы данных, выходы данных, сигналы управления, например направлением. Тут скорее всего тупо выведены все сигналы, которые идут внутри чипа из матрицы на I/O, и среди них привычных нам двунаправленных сигналов с управляемыми уровнями и стандартами обмена нет.

Судя по скудной информации там запланированы реальные IO блоки (6 элементов IOPAD, DDIN[], DDOUT[], OE ) по четырем сторонам выведены.
Получается как у нормальной плисины по краям выведены. На топе/боте 312x4 портов, слева/справа по 665x4 портов.
Но такое количество полноценных IO будет занимать большую площадь кристалла !?.

А может кто поделиться информацией, что сие за чудо технологии?

Эти "пады" - это не I/O пады в местном понимании FPGA-шников, а квадратики металлизации практически минимального размера, и места занимают они совершенно незначительное. Полноценные I/O пады разработчикам ASIC предоставляются вместе с технологическими библиотеками совершенно отдельно от покупных внутренних IP-блоков, которым и является эта eFPGA, они располагаются уже по контуру (ну как правило, по контуру) самого кристалла, и к ним при желании можно подвести дорожки от DDIN/DDOUT/OE (я же сказал - на три делить Вы и подтвердили). А можно эти сигналы использовать и по своему усмотрению, подсоединяя их к другим IP-блокам, или используя в своей логике.