Цитата(Putnik @ Aug 4 2014, 19:12)
вы думаете оптимизировать квартус по set_max_delay ничего не будет, или будет но несильно?
пока что хочется хотя бы чтоб констрейн перестал игнориться:
Код
8. The Quartus II TimeQuest Timing Analyzer -> Timing Exceptions ->
You can apply the set_max_delay command exception to an output port that does not use a set_output_delay constraint. In this case, the setup summary and hold summary report the slack for these paths. Be cause there is no clock associated with the output port, no clock is reported for these paths and the Clock column is empty. In this case, you cannot report timing for these paths.
Цитата
- можно ли get_ports использовать для внутренних модулей?
нет
Цитата
при синтезе в synopsys для асика set_max_delay помогал добиться уменьшения задержки, соответственно раз у альтеры есть такой же констрейн, он, наверно, также работает
Уважаемый
Maverick вам уже советовал внимательно изучить мануал по таймквесту. Рекомендую вам отложить толкание в темноте и внести в это ясность. Т.к. FPGA sdc != ASIC sdc
Цитата(Putnik @ Aug 4 2014, 18:51)
таймквест говорит про отрицательные слаки в этом месте
в FPGA слаки валяться на синхронных путях, set_XXX_delay тут вообще не причем. Если тактовую прописали то sdc это не вытянуть, оптимизация окружения + настройки сборки
