IP ядро Ethernet 1000BASE-X PCS/PMA or SGMII входит в состав AXI Ethernet, нормально работает на VC-707, однако, теперь проект надо перенести на другую плату (с Virtex-6*), где на тактовый дифф вход трансивера не подается 125 МГц.
Само ядро AXI Ethernet в режиме SGMII имеет два входа 125 МГц: один для внутренней логики, другой - дифференциальный (насколько я понимаю там зарезервирован входной буфер IBUFDS_GTE непосредственно в трансивере) идет прямо на gtrefclk_p/n ядра Ethernet 1000BASE-X PCS/PMA or SGMII.
Если вытаскивать ядро Ethernet 1000BASE-X PCS/PMA or SGMII в одиночку, то вход gtrefclk не дифференциальный.
Отсюда вопросы:
1. Можно ли в AXI Ethernet сделать этот вход тоже не дифференциальным и запитать из другой точки?
2. Если нельзя, то имеет ли смысл настраивать AXI Ethernet в режим GMII и цеплять вручную Ethernet 1000BASE-X PCS/PMA or SGMII снаружи, запитывая тактовой не от IBUFDS_GTE.

* для Virtex-6 другая версия ядра AXI Ethernet, но там та же история - вход дифференциальный.

Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файлаНажмите для просмотра прикрепленного файла

Приемо-передатчики можно тактировать с внутреннего входа (со стороны логики ПЛИС), но этот путь не является рекомендованным.
Посмотрите user guide на трансиверы.

...где наверняка написано, что этот режим использовать нельзя.

Видимо я очень туплю. В описании ядра плотно упоминается example design, но попытки его найти на сайте не увенчались успехом, хотя до этого находил подобные вещи. Ткните, пожалуйста, меня носом, где их прячут.

Что касается тактирования, то вход GREFCLK (из внутренней логики) в визарде присутствует.

Надо жамкнуть правой кнопкой на сгенерированном ip-компоненте и выбрать Open (или generate?) Example Design

Спасибо, в Вивадо помогло. А в случае исешки? Мне-то надо для виртекса-6.

Хм. Мне казалось, что в исе (в core generator) они автоматически сразу порождаются где-то в подкаталоге...

Спасибо.

Теперь еще вопрос к знатокам. Никто не сталкивался с тем, что во время синтеза XST в 14.7 вылетает так, что винда говорит, что прекращена работа программы? Если да, то как это лечится? Проверял на двух машинах с Win7-64.
Этот проект (сейчас в нем только процессорная система на микроблейзе с axi dma, axi ethernet, к ней и собираюсь цеплять pcs/pma ... ), делает так на 14.7 и 14.6. На 14.4 синтез проходит, только надо версии ядер подправить на более старые. Но 14.4 меня не устраивает т.к. в качестве отладочной у меня vc-707, а про то, что ядро 1000BASE-X/SGMII Virtex-7, Artix-7 and Zynq-7000 moved to production написано только в релиз ноутсах для 14.7. Т.е. хотелось бы починить 14.7, чтобы иметь максимально близкие проекты в отладке и целевой плате. Можно конечно само ядро из новой в старую перетащить....

вот проект
Нажмите для просмотра прикрепленного файла

Наконец прошел синтез проекта в 14.7. Надо было всего лишь установить виртуальную машину на XP 32 бит.

О, я так тоже боролся с DDR3 Mig. Сейчас после первого релиза делаю виртуалку, а там полный цикл сборки.
думаю и Vivado подвержен.

Вот это, кажется, помогает.

обсуждение:
http://forums.xilinx.com/t5/Synthesis/Synt...highlight/false

решение:

http://www.xilinx.com/support/answers/59851.html